Оскільки напівпровідникові конструкції стають більш досконалими, а складність SoC зростає, вузькі місця перевірки можуть затримати графіки та погіршити якість кремнію. Verilog-to-LVS (V2LVS) другого покоління Calibre представляє модульну паралельну архітектуру, яка значно прискорює переклад нетлистів, зменшує використання пам'яті до 92% та забезпечує розширену інформацію про налагодження. Нові звіти, обробка потужності/наземної мережі та покращення досвіду користувачів забезпечують надійний, масштабований макет проти схематичного підпису. У цій статті досліджуються архітектурні інновації та досягнення, орієнтовані на користувачів, у новому V2LVS, висвітлюючи реальні переваги для клієнтів, підвищення ефективності та дорожню карту майбутніх можливостей перевірки цифрового дизайну.
