Skip to main content
Цю сторінку перекладено автоматично. Перейти натомість до англійської версії?
Крупним планом комп'ютерний чіп.
Найкращі практики упаковки напівпровідників

Інтегроване планування та прототипування на системному рівні

Пакети з кількома чіп/ASIC з неоднорідною інтеграцією потребують раннього планування складання, щоб досягти цілей потужності, продуктивності, площі та витрат.

Планування складання пакетів мікросхем та спільна оптимізація

Інтегроване рішення для планування та прототипування пакетів мікросхем дозволяє архітекторам та дизайнерам створювати та оптимізувати повні збірки пакетів мікросхем для потужності, продуктивності, площі та вартості та доставляти добре кваліфікований прототип для впровадження.

НАПІВПРОВІДНИКОВА УПАКОВКА ВІДЕО

Ієрархічне планування пристроїв

У цьому відео показано, як ієрархічне планування пристрою може побудувати чіп/матрицю, яка потім експортується як пристрій і план поверху, відтворений на кремнієвій підкладці.

Інтегровані ресурси планування системного рівня

Дізнайтеся більше про інтегроване планування та створення прототипів пакетів мікросхем на системному рівні з управління підключенням системи, оптимізації міждоменного взаємозв'язку та перевірки 3D-збірки.

Select...
Управління підключенням
all

Управління підключенням системи

Побудова та візуалізація логічного зв'язку системного рівня багатошарових, багатокомпонентних та багатосубстратних конструкцій пакетів мікросхем.

Зображення міждоменного взаємозв'язку
all

Оптимізація міждоменного взаємозв'язку

Візуалізація системи як вид плану поверху в плані поверху з підключенням. Оптимізація підключення на основі правил може виконуватися за допомогою сигналу, шини або інтерфейсу. Маршрутизацію прориву можна легко включити для оптимізації системи.

Calibre 3DStack
all

Calibre 3DSTACK

Керуючись інтегратором підкладки Xpedition, 3DSTACK унікально ідентифікує геометрії на шар на матрицю в збірці, що дозволяє точну перевірку складання LVS та загальну перевірку.