Оптимізувати
Спільна оптимізація потужності, продуктивності, площі, вартості та надійності для кремнію, упаковки, інтерпозитора та друкованої плати

Інтегроване рішення для упаковки мікросхем, яке охоплює все, від планування та створення прототипів до підписання різних технологій інтеграції, таких як FCBGA, FOWLP, 2.5/3DIC та інші. Наші рішення для упаковки 3D IC допоможуть вам подолати обмеження монолітного масштабування.
Напівпровідникова промисловість досягла великих успіхів у технології ASIC за останні 40 років, що призвело до кращої продуктивності. Але оскільки закон Мура наближається до своїх меж, масштабування пристроїв стає все важче. Скорочення пристроїв тепер займає більше часу, коштує дорожче і створює проблеми в технологіях, проектуванні, аналізі та виробництві. Таким чином, входить 3D IC.
3D IC - це нова парадигма дизайну, обумовлена зменшенням прибутку масштабування технології IC, AKA Закон Мура.
Альтернативи включають розбиття системи на чіпі (SOC) на менші підфункції або компоненти, відомі як «чіплети» або «жорсткий IP», а також використання декількох матриць для подолання обмежень, накладених розміром сітки.
Досягається шляхом наближення компонентів пам'яті до процесорних блоків, зменшення відстані та затримки доступу до даних. Компоненти також можна укладати вертикально, дозволяючи менші фізичні відстані між ними.
Існує кілька переваг гетерогенної інтеграції, включаючи можливість змішувати різні технологічні та технологічні вузли, а також можливість використовувати платформи складання 2.5D/3D.
Наші рішення для проектування 3D IC підтримують архітектурне планування/аналіз, планування/перевірку фізичного дизайну, електричний аналіз та аналіз надійності, а також підтримку тестування/діагностики через передачу виробництва.

Повна система для гетерогенного системного планування, що пропонує гнучке створення логіки для безперебійного підключення від планування до остаточної системи LVS. Функціональність планування підлоги підтримує масштабування складних різнорідних конструкцій.

Досягніть швидшого циклу проектування та шляху до стрічки за допомогою маршрутизації дизайну та закриття PPA під час оптимізації розміщення. Оптимізація в ієрархії забезпечує закриття часу верхнього рівня. Оптимізовані технічні характеристики забезпечують кращий PPA, сертифікований для вдосконалених вузлів TSMC.

Єдина платформа підтримує вдосконалений SIP, чіплет, кремнієвий інтерпозер, органічну та скляну підкладку, скорочуючи час проектування за допомогою вдосконаленої методології повторного використання IP. Перевірка відповідності SI/PI та правил процесу в проекті виключає ітерації аналізу та підписання.

Це рішення перевіряє нетлист збірки пакетів проти «золотого» довідкового netlist, щоб забезпечити правильність функціоналу. Він використовує автоматизований робочий процес з формальною перевіркою, перевіряючи всі взаємозв'язки між напівпровідниковими пристроями за лічені хвилини, забезпечуючи високу точність та ефективність.




Теплове рішення, що охоплює транзистор до системного рівня та масштабується від раннього планування до підписання системи, для детального термічного аналізу на рівні штампу з точними пакетними та граничними умовами. Зменшіть витрати, мінімізуючи потребу в тестових чіпах і допомагайте визначити проблеми надійності системи.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
даними бібліотеки та дизайну, специфічна для eCAD. Забезпечує безпеку та простежуваність даних WIP з вибором компонентів, розповсюдженням бібліотеки та повторним використанням моделей. Бездоганна інтеграція PLM для управління життєвим циклом продукту, координації виробництва, запитів на нові деталі та управління активами.

Обробляйте кілька штамп/чіплетів за допомогою тестування на рівні штампів та стеків, підтримуючи стандарти IEEE, такі як 1838, 1687 та 1149.1. Він забезпечує повний доступ до матриці в упаковці, перевірку вафель та розширює 2D DFT до 2.5D/3D, використовуючи Tessent Streaming Scan Network для безперебійної інтеграції.

Усуньте час, витрачений на розробку та підтримку спеціальних функціональних моделей шин (BFM) або компонентів перевірки. Avery Verification IP (VIP) дозволяє командам системи та системи на чіпі (SoC) досягти значного підвищення продуктивності перевірки.

Intelligent Custom IC Platform Solido, що працює на базі фірмової технології з підтримкою штучного інтелекту, пропонує передові рішення для перевірки схем, розроблені для вирішення проблем 3D-мікросхем, задоволення суворих вимог до сигналу, потужності та теплової цілісності та прискорення розробки.

Забезпечте надійність взаємозв'язку та стійкість до ESD за допомогою комплексних вимірювань опору від точки до точки (P2P) та щільності струму (CD) через матрицю, інтерпозер та упаковку. Враховуйте відмінності технологічних вузлів та методології ESD з надійним взаємозв'язком між пристроями захисту.
Чіплет розроблений з розумінням, що він буде з'єднаний з іншими чіплетами в пакеті. Близькість і менша відстань з'єднання означає менше споживання енергії, але це також означає координацію більшої кількості змінних, таких як енергоефективність, пропускна здатність, площа, затримка та висота тону.
Спільна оптимізація потужності, продуктивності, площі, вартості та надійності для кремнію, упаковки, інтерпозитора та друкованої плати
Розширення можливостей інженерів-проектувальників доступними технологіями, що зменшують залежність від експертів
Масштабованість для управління та передачі неоднорідних даних між командами на всьому підприємстві та підтримки цифрової безперервності
Усуньте ітерації шляхом раннього розуміння продуктивності та ефектів процесу за допомогою безперервної перевірки
Розуміння технології 3D-мікросхем: Відкриття майбутнього інтегральних схем ПРЕС-РЕЛІ
З: Siemens автоматизує проектування 2.5D та 3D IC для тестування за допомогою нового рішення Tessent Multi matrice Відкрийте продуктивність дизайну
3D-мікросхем а>
Зверніться із запитаннями чи коментарями. Ми тут, щоб допомогти!