ReqTracer

Bu web seminerinde, SystemVerilog Assertions (SVA) kullanarak eşzamanlı iddiaları nasıl uygulayacağınızı öğrenecek ve mevcut doğrulama metodolojilerinizi nasıl tamamlayabilecekleri konusunda daha derin bir anlayış kazanacaksınız.

Harry Foster, 2022 Wilson Araştırma Grubu Fonksiyonel Doğrulama Çalışmasından elde edilen temel bulguları vurgular ve ASIC ve FPGA tasarım ve doğrulamasında günümüzün ortaya çıkan eğilimlerinin arkasındaki yorumunu ve analizini sağlar.

Bu web seminerinde, UVM Çerçevesinin nasıl olduğunu ve Questa Verification IP Eki bin testler oluşturmaya ve kapsamı kapatmaya odaklanabilmesi için bir günde test tezgahı oluşturmayı etkinleştirir.

Bu web seminerinde, sinyalleri gizleyerek ve test yazarlarınıza hemen test yazmaya başlamalarını sağlayan bir proxy sağlayarak güçlü yeniden kullanılabilir test tezgahları oluşturmanın yollarını inceleyeceğiz.

Bu web seminerinde, kolayca hata ayıklanabilen ve yeniden kullanılan testbench işlemlerini ve bileşen sınıflarını nasıl oluşturacağınızı öğreneceksiniz. Yaygın hataları önlemek için SystemVerilog kodu için ek kurallar gösterilir.

Bu web seminerinde, SystemVerilog'un birçok dinamik veri ve dizi türüne sahip olduğunu öğreneceksiniz. Skor tabloları, seyrek bellekler, karma diziler, test tezgahları ve daha fazlası için hangilerini seçeceğiniz gösterilecektir.

Bu web seminerinde, donanım kayıtlarını bit düzeyine kadar nasıl modelleyebileceğinizi veya 4 durumlu mantık, 2 durumlu tamsayılar, gerçek sayılar ve numaralandırılmış türler gibi farklı öğelerin bir karışımını içeren karmaşık veri türlerini nasıl oluşturabileceğinizi öğrenin.

Bu web seminerinde, sıra öğeleri olarak da bilinen UVM işlemleri için sınıfların nasıl oluşturulacağını öğreneceksiniz. Ayrıca bunların nerede oluşturulduğu ve bir test tezgahında kullanıldığı ve hangi sınıfta başlamanız gerektiği gösterilecektir.

Bu web seminerinde, bir veya daha fazla işlem içeren UVM dizileri için sınıflar oluşturmayı, bir test sınıfının bir diziyi nasıl başlattığını ve işlemlerin diziye ve test tezgahının geri kalanına nasıl aktığını öğreneceksiniz.

Bu web seminerinde, kısıtlama çözücü sonuçları amacınızla eşleşmediğinde en yaygın iki sorunu öğreneceksiniz: Verilog ifade değerlendirme kurallarının nasıl uygulandığını ve olasılığın çözüm değerlerini seçme üzerindeki etkisi.

Bu web seminerinde, UVM 1.200.2'deki UVM 1.2 ve 1.1d'deki değişiklikleri öğreneceksiniz, böylece yeni Standardı benimsemeye hazır olabilirsiniz. UVM 1800.2'deki önemli eklemeleri ve yeni UVM Yemek Kitabı'ndakileri ele alacağız.