Üst Düzey Sentez ve Doğrulama

Siemens'in Üst Düzey Sentez (HLS) ve Doğrulama (HLV) platformu, geleneksel RTL ile karşılaştırıldığında ASIC ve FPGA tasarım ve doğrulama akışınızı geliştirir. C++ veya SystemC Catapult'u kullanmak, benzersiz HLV çözümlerine ek olarak performans, güç ve alan için önde gelen sonuçlar kalitesi sağlar.

HLS & HLV yaklaşan etkinlikleri HLS ve HLV Kaynak Kitaplığı

TRENDLER VE TEKNOLOJILER

RTL tasarımı ve doğrulaması çok yavaş ve pahalıdır

RTL verimliliği, özellikle yeni ve karmaşık katma değerli bloklar için durdu. Kablosuz, 5G, AI/ML, Otomotiv veya Video/Görüntü işleme için silikonda avantajlar sağlayan yeni ve yeni mimariler oluşturmanın tasarım ve doğrulama zorlukları, tasarım ekipleri için hayatı kolaylaştırmıyor.

Mimarlık Keşfi

Donanımınız sistem performansı sınırlı mı olacak? Doğru temel bellek mimarisini seçtiniz mi? Yoksa sadece sistem entegrasyonu sırasında mı öğrendiniz? Üst Düzey Sentez, tasarım uzay araştırmanızı hızlandırır.

Tasarımınızı mancınlayın

Optimum Güç Performansı ve Alanı

Tasarım ihtiyaçlarınız için optimum Performans, Güç ve Alan dengesini sağlamak zordur. Çok az performans, çok fazla güç veya çok fazla alan ve bir ürün döngüsünü kaçırabilirsiniz. Daha iyi ve daha hızlı tasarım yapmak için HLS'den yararlanın.

PPA'nızı optimize edin

Hala RTL'yi Hata Ayıklıyor musunuz?

RTL'nin sonlarında hataları keşfetmek, kaçırılan fırsatlar, daha az rekabetçi silikon, bant çıkış gecikmeleri ve ECO baş ağrısı anlamına gelir. Catapult HLS tasarımı ve doğrulaması, düşük sunucu ve araç maliyeti ile doğru ilk kez RTL tasarımları sunar.

HLS ile hataları daha hızlı bulun

Mancınık High-Level Synthesis Solutions

Catapult Üst Düzey Sentez çözümleri, tasarımlarınızı yükseltmek için C ++ ve SystemC dil desteği, FPGA ve ASIC bağımsızlığı, ASIC güç tahmini ve optimizasyonu ile Fiziksel olarak farkında çoklu VT alanında en son yenilikleri ve performans optimizasyonu sunar.

C++/SystemC Synthesis

Tasarım girişi olarak C++ veya SystemC'yi alan ve frekans ve hedef teknoloji için ayarlanmış ASIC, eFPGA veya FPGA uygulamalarını en iyi şekilde hedefleyen kapsamlı bir HLS akışı.

Düşük Güç Çözümleri

Erken tasarım uzay araştırması, güç tahmini ve düşük güçlü ASIC RTL için optimizasyon söz konusu olduğunda, Catapult, ürünümüzle optimize edilmiş yüksek verimli RTL üretir. PowerPro kaputun altındaki teknoloji.

“Kol”, “Karşı ağırlık” ve “Tetikleyici” gibi etiketli parçalara sahip bir mancınığın vektör grafiği.

Yapay Zeka Çözümleri

Catapult AI, hızlandırılmış tasarım araştırması, niceleme analizi ve performans, güç ve alan tahmini için HLS'yi geliştirir.

Mancınık High-Level Verification Solutions

Catapult HLV Platformunu kullanarak bilinen ve güvenilir yöntemlerle Üst Düzey Doğrulama (HLV) akışınızı hızlandırın. Üst Düzey Tasarım Kontrolü, Kod/İşlevsel Kapsam ve statik artı resmi yöntemlerden yararlanarak genel SoC doğrulama dönüş sürenizi ve maliyetlerinizi %80'e kadar azaltın.

Catapult Coverage

İfade

, dal, koşul, ifade (FEC) ve dizi erişim kapsamı desteği ve kapak grupları, kapak noktaları, kutular ve çaprazlar desteği ile SystemVerilog'dan ilham alan işlevsel kapsama dahil olmak üzere HLS duyarlı kod kapsamı.

Catapult Formal Verification Tools

HLS sürecinin başlarında hataları, belirsizlikleri ve problem tasarımı sorunlarını veya kullanıcı kısıtlama hatalarını resmi olarak bulun. Zamanlama ve arayüzlerdeki farklılıklara rağmen, Catapult Formal doğrulama ve kapsama kapatma akışını sağlar.

SLEC System

SLEC kullanarak Üst Düzey modellerinize karşı RTL'nin doğruluğunu kontrol edin. Dil, zamanlama veya soyutlama farklılıklarına rağmen spesifikasyon ve uygulamanın aynı olduğuna dair kanıt sağlamak.

Üst Düzey Doğrulama

Questa HL-SystemC

Questa HL-SYC genişletme ile üst düzey tasarım doğrulaması, akışın erken dönemlerinde doğrulamaya başlayarak sentez öncesi sorunları ortadan kaldırmaya yardımcı olur.