DDRx Design och verifiering

DDR-gränssnitt innehåller flera grupper av signaler, var och en med unika signalkvalitetskrav. De har också relativa tidsförhållanden mellan signalgrupper som måste uppfyllas. Alla signaler i alla grupper måste analyseras för att säkerställa att designen fungerar som avsett. I bilden som visas här finns det över 64 signaler, inklusive klocka, kommando/adress, data, datastrobe och status. Ett signalkvalitets- eller tidsproblem med en enda signal har potential att göra hela gränssnittet oanvändbart.

Lyckligtvis är DDR-gränssnitt associerade med JEDEC-specifikationer som dokumenterar gränssnittskrav - men bara för DRAM-sidan av gränssnittet. JEDEC specificerar inte styrenhetens I/O-signal eller tidskrav, så olika styrenheter kommer att ha unika beteenden som måste beaktas under analysen. Till exempel kan styrenheter utföra skrivbordshantering på ett gränssnitt, byte, nibble eller individuell bit - eller inte alls.

För att säkerställa att ett gränssnitt fungerar krävs det att kraven på signalkvalitet och timing uppfylls för alla signaler och relationer mellan grupper, inklusive styrenhetsspecifika beteenden. Detta kräver simulering av alla signaler och efterbehandling av vågformsdata för att extrahera ögonmätningar och sammankoppla flygtider för användning under tidsberäkningar. Att utföra denna analys för ett komplett DDR-gränssnitt är svårt, eftersom det finns dussintals signaler inblandade. Helst bör denna analys vara helt automatiserad på grund av komplexiteten och antalet analyssteg som är involverade.

När en lämplig routingstrategi har definierats kan begränsningar fångas grafiskt och automatiskt drivas in i layouten.

Analys före layout definierar en uppsättning layoutriktlinjer som ska göra det möjligt för ett system att fungera korrekt, om utforskningen före layouten var omfattande och layoutreglerna följdes helt. Verifiering efter layout analyserar designens beteende som den faktiskt utformades och fångar fall där riktlinjerna inte följdes korrekt eller helt enkelt inte var tillräckligt omfattande.

Båda analyserna är viktiga. Utforskning före layout hjälper till att optimera layoutinsatser och undvika överdriven omarbetning. Verifiering efter layout hjälper till att säkerställa att designen är redo för prototypverifiering och inte innehåller problem som gör att den misslyckas i labbet, där felsökning, uppdatering och ombyggnad är tidskrävande och kostsamma.

Utforskning före layout skapar förväntningar på hur designen kommer att fungera, och vad rörelsemarginalerna kommer att vara. Verifiering efter layout måste utföra samma analysprocess och rapportera resultat på samma sätt som utforskning före layout, så att de två uppsättningarna av resultat lätt kan jämföras. Helst bör analysprocessen vara helt automatiserad på grund av komplexiteten och antalet steg i processen. Det är precis vad HyperLynx DDR-analys gör - använd samma automatiserade analysflöde som rapporterar samma resultat i samma format - så att eventuella problem som uppstod under layouten snabbt kan isoleras och lösas.

DDR-analys med fullständigt gränssnitt är en komplex, protokoll- och enhetsspecifik process. Den exakta analysprocessen, vågformsmätningar och tidsberäkning skiljer sig beroende på DRAM-tekniken och styrenheten som används. HyperLynx förstår protokollkraven för DDR-2,3,4,5 och LPDDR-2,3,4,5-teknik, inklusive buffrade (registrerade) DDR5-minnen. HyperLynx använder en kombination av tidsmodeller och inställningsalternativ för analysguiden för att fastställa styrenhetens funktioner och hur analysen konfigureras. Controller-funktioner som anges i analysguiden inkluderar 1T/2T-adresstidtagning, läs- och skrivnivellering, dynamisk avslutningsinställning, DQ/DQS-skrivbordsfunktioner med mera.

När datahastigheterna ökar blir interaktioner mellan signaler och Power Delivery Network (PDN) viktigare och kan förbruka en betydande del av designens tillgängliga rörelsemarginal. Modellering av dessa effekter kräver en exakt simuleringsmodell för det kombinerade signal/kraftleveransnätverket. HyperLynx DDR-analys är sömlöst integrerad med HyperLynx Advanced Solvers hybridlösare för att generera dessa simuleringsmodeller. Med Power-Aware-analys kan effekterna av icke-ideala signalreturvägar, strömdelning av returväg och samtidig kopplingsbrus selektivt inkluderas eller uteslutas från analysen, så att storleken på deras inverkan på rörelsemarginaler kan kvantifieras.

DDR5-minne representerar ett helt nytt kapitel i DDR-modellering och simulering, på grund av införandet av utjämningskretsar i enhetsmottagare. Detta kräver en ny generation av DDR5 (IBIS-AMI) simuleringsmodeller och simuleringstekniker. Dessutom kräver DDR5 beräkning av ögonmarginaler vid 1e-16 sannolikheter, vilket inte är möjligt med konventionella DDR-simuleringstekniker. HyperLynx stöder fullt ut DDR5 IBIS-AMI-simuleringsmodeller med de senaste funktionerna och stöder flera simuleringsmetoder för att ge olika avvägningar mellan simuleringshastighet och noggrannhet. HyperLynx tillåter också att IBIS-AMI-modeller används med analoga drivrutiner med enstaka ändar som har varierande stignings-/fall-impedanser och kanthastigheter - något som inte är en naturlig del av själva IBIS-AMI-specifikationen.