HyperLynx

Modellering och simulering används för att fatta designbeslut genom att utforska krets- och layouttopologier och deras beteende. Simulering ger en ”virtuell breadboard” där vi kan ansluta vad vi vill och hur vi vill, för att se hur det fungerar. Vi ändrar designen interaktivt och återställer för att se effekten av designavvägningar. HyperLynx-simulering rapporterar viktiga mått för designprestanda som kan jämföras med erforderliga värden för att avgöra om designen klarar eller misslyckas, och med hur mycket.

Designsimulering utförs före PCB-layout för att definiera de fysiska designreglerna som används för att placera och dirigera kortet. När våra verktyg används för PCB-layout överförs designbegränsningar som definieras i HyperLynx automatiskt vidare till PCB-layouten. När simuleringarna före layouten är färdiga fastställs förväntade värden för konstruktionens rörelsemarginaler.

När designen är komplex och marginalerna är snäva kan det finnas för många möjliga designavvägningar att utforska med interaktiv modellering och simulering. HyperLynx har flera automatiserade optimerare som förbättrar designprestanda baserat på specifika prestandamätvärden. Olika metoder används beroende på applikationen och storleken på det designutrymme som ska utforskas. För enkla fall är swept-parameteranalys enkel att ställa in och ger resultat som är lätta att tolka. I mellanliggande fall används expertbaserade algoritmer för att välja designalternativ för utforskning baserat på applikationsspecifik kunskap. I de största, mest komplexa fallen används svarsyttekniker, med avancerade algoritmer som automatiskt hanterar avvägningen mellan korrekt provtagning av ett stort designutrymme och nollställning på områden med optimal prestanda. Utgången från varje optimeringsprocess är en förbättrad uppsättning designparametrar och regler som kan drivas in i PCB-layout.

Verifieringsanalys och simulering används för att säkerställa att den färdiga konstruktionen är redo för nästa steg i designprocessen. HyperLynx utför verifiering på både schematisk och PCB-layoutnivå:

• Schematisk verifiering säkerställer att de fångade kretsarna är funktionellt och elektriskt korrekta. Det finns ingen mening att investera tid och ansträngning i modellering och simulering om komponenterna är felkopplade, signaler inte avslutas ordentligt eller enheter använder inkompatibla spänningsnivåer. Schematisk verifiering gör att dessa (och många andra) problem kan identifieras och korrigeras i förväg i designcykeln.
• PCB-verifiering efter layout undersöker kortet eftersom det faktiskt lades ut för att säkerställa att designreglerna följdes korrekt, och att det inte finns några oavsiktliga konsekvenser förknippade med den slutliga layouten. Designregler är ofullkomliga och är ofta omöjliga att följa exakt. HyperLynx använder en unik metod för ”progressiv verifiering” för att utföra analyser i steg, var och en mer detaljerad och exakt än den förra. Detta unika flöde löser så många potentiella designproblem som möjligt, så snabbt som möjligt, samtidigt som det kräver så lite användaranalysspecifik expertis som möjligt.

Verifieringsanalys behöver inte vänta tills schemat eller kartellayouten är klar - faktiskt ju tidigare analys utförs i designprocessen, desto bättre. Delar av designen kan verifieras och implementeras, så att problem kan identifieras och lösas. Att hitta problem tidigt innebär att andra delar av designen inte påverkas, vilket ofta är fallet när analysen bara utförs när designen är klar.

Expertregelbaserad verifiering ersätter traditionella manuella designgranskningar med automatiserad skanning av en design baserad på konfigurerbara regler. Detta identifierar möjliga designproblem snabbt och exakt, även om inte allt som flaggas av en regelbaserad skanner kommer att vara ett problem; flaggade objekt måste granskas och åtgärdas på lämpligt sätt. Fördelarna med regelbaserad verifiering är att analysen är snabb, resultaten pekar på specifika områden i designen som behöver granskas och identifieringen av problem sker mycket tidigare och enklare än med modellering och simulering.

Schematisk verifiering

HyperLynx Schematic Analysis (HL-SA) säkerställer att scheman är logiskt och elektriskt korrekta direkt i designcykeln. Detta förhindrar att fel överförs till simulering eller kortlayout, där det skulle vara svårare att hitta dessa problem och också kräva efterföljande omarbetning av designen.

Verifiering av PCB-layout

HyperLynx Demokratiska republiken Kongo (HL-DRC) ersätter traditionell, felbenägen manuell visuell inspektion efter layout med snabb, automatiserad analys som kan hitta problem relaterade till analog, EMI, signal- och effektintegritet, förpackning och efterlevnadsbaserade elsäkerhetsproblem. HL-DRC skapar en detaljerad lista över de problem den hittar, tillsammans med möjligheten att visa var och en och markera problemområden grafiskt.

HyperLynx AMS utökar standard SPICE-baserad kretsanalys till att inkludera modellering och simulering av elektromekaniska, termiska och andra domäner i det bredare systemsammanhanget. Driven från samma scheman som används för PCB-layout och kan inkludera effekterna av PCB-layout i simuleringar, tillhandahåller HyperLynx AMS en virtuell miljö för kretsdesign och analys som kommer att påskynda din design- och verifieringsprocess.

HyperLynx SI DDRx ger unik, fullständig gränssnittsverifiering för DDR-gränssnitt genom att kombinera signalintegritetssimulering med tidsanalys för att kontrollera alla signalintegritetsbegränsningar och tidsförhållanden mellan signaler. HyperLynx utför JEDEC-protokollmedveten, kontrollerspecifik analys och stöder DRAM-tekniker inklusive DDR3/LPDDR3, DDR4/LPDDR4 och DDR5/LPDDR5.

HyperLynx SI GHz gör det möjligt att verifiera alla Serdes-baserade seriella länkar i dina mönster genom att kombinera automatiserad layoutextraktion och 3D EM-modellering med ett automatiserat protokoll för efterlevnadsanalys. HyperLynx kan utföra detaljerad protokollspecifik analys för över 250 olika protokoll och varianter, vilket ger den bredaste täckningen av alla EDA-verktyg. Även om din design har hundratals seriella länkar kan HyperLynx analysera dem alla och berätta vilka som passerade, vilka misslyckades och med hur mycket.

Moderna mönster behöver kraft - ofta mycket av det vid mycket låga spänningar. Hög effekt och låg spänning innebär att impedansen för Power Delivery Network (PDN) måste vara mycket låg. HyperLynx analyserar beteendet hos din designers kretskort vid både DC och AC för att säkerställa att komponenter får den kraft de behöver, vid de spänningar de behöver, vid de frekvenser de behöver.

HyperLynx DC Drop analyserar steady-state strömflöde för att säkerställa att komponenter får tillräcklig spänning och att strömmen i kraftplan och effektvior inte överskrider säkra nivåer. Överdriven strömtäthet kan överhettas delar av kortet och orsaka kortfel.

HyperLynx frikoppling analys säkerställer att övergående krav på ytterligare ström orsakad av IC-kopplingsbeteende kommer att uppfyllas på ett tillförlitligt sätt. Moderna PDN använder en hierarki av frikopplingskapacitans för att tillgodose dessa krav; komponentvärden, routing och placering är kritiska. HyperLynx modellerar hela PDN-strukturen för att säkerställa att komponenter får den kraft de behöver för att köra i full hastighet.

Z-planerare Företag optimerar processen för att definiera staplingskrav och dokumentera dessa krav tidigt i designprocessen, vilket säkerställer att simuleringar av signalintegritet före layout baseras på de mest exakta laminatdata som finns tillgängliga med hjälp av en konsekvent stackup-designmetodik.

Z-planner Enterprise förbättrar stackup-designprocessen genom att tillhandahålla en exakt fältlösare, en förlustplaneringsmiljö, och ett komplett dielektriska materialbibliotek - allt sömlöst gränssnitt i en intuitiv signalintegritetslayout. Detta gör det möjligt för användare att modellera den mest exakta staplingen från början. Modellera dubbelsidig koppargrovhet, beräkna spårbredder baserat på materialglasväv och optimera sekventiell laminering.