Många utvecklingsteam och kunder förväntar sig processorspårning som en minsta funktion i en SoC så att deras mjukvaruutvecklare kan fånga ett register över utförda instruktioner som kan användas för att rekonstruera den exakta exekveringssekvensen för deras program. År 2018 skapade RISC-V-communityn specifikationen Efficient Trace (E-Trace) som skulle säkerställa kompatibilitet över RISC-V-ekosystemet, som inkluderade ett effektivt kodningssystem som passar processorerna på 2000-talet. Det effektiva kodningsschemat gör det möjligt för utvecklare att spåra stora mängder data under längre tidsperioder, vilket gör det möjligt för utvecklare att förstå programbeteende, även i de mest komplexa flerkärniga systemen. Tessent Embedded Analytics erbjuder en branschledande RISC-V E-Trace-lösning.

Siemens engagemang i RISC-V går tillbaka till 2016 och de tidigaste dagarna av RISC-V Foundation (nu RISC-V International); vi var inblandade initialt som UltraSOC, nu som Siemens EDA. UltraSOC och Siemens gjorde aktiva och omfattande bidrag till utvecklingen av RISC-V-ekosystemet, inklusive viktiga tekniska bidrag till RISC-V Efficient Trace (E-TRACE) -standarden. Vårt engagemang fortsätter idag genom RISC-V Debug Trace and Performance Monitoring SIG.

RISC-V var ursprungligen utformad för att stödja datorarkitekturforskning och utbildning. Instruktionsuppsättningen startades i maj 2010 vid University of California, Berkeley i ett open source-format.

På grund av dess öppen källkod kunde utvecklare komma åt och ändra processorarkitekturen utan licensavgifter eller begränsningar. Företagen tog tillfället i akt att förnya sig med specialiserade hårdvarukomponenter för nya applikationer i en tid då efterfrågan ökade exponentiellt, tillsammans med säkerhetsproblem och strömhantering. Risc-V-baserade SoCs förmåga att hantera data och beräkningar i stor skala har varit särskilt attraktiv för företag som arbetar inom AI, datalagring, 5G, fordon och säkerhet. Andra företag tittar på RISC-V som en lösning för billiga inbyggda system, såsom edge IoT-enheter, sensorer och ställdon.

Den modulära karaktären hos RISC-V-instruktionsuppsättningsarkitekturen (ISA) gör det möjligt för chipdesigners att anpassa sina enheter för olika marknader och applikationer genom att välja grupper av instruktioner (ISA-tillägg). En av ISA-tilläggsgrupperna tillåter SoC-designers och deras kunder att lägga till sina egna anpassade instruktioner för att påskynda deras applikation, vanligtvis för att påskynda kritiska operationer eller kodtäthet. RISC-V anpassade instruktioner ger ytterligare uppfinning och differentiering för företag på många mycket konkurrenskraftiga marknader. Denna flexibilitet innebär vissa verifierings- och valideringsutmaningar för att säkerställa att anpassningen inte bara fungerar, men inte heller bryter något annat.

Specifikationen Efficient RISC-V Trace innehåller följande obligatoriska funktioner:

• Instruktionsspår
• Hart till kodargränssnitt
• Delta-adressspårningsläge
• Effektivt paketformat

Valfria funktioner (ISA-tillägg) inkluderar:

• Multipel instruktionspension
• Dataspårning
• Implicit undantagsläge
• Sekventiellt härledbart hoppläge
• Implicit returläge
• Grenförutsägelseläge
• Hoppa över målcacheläge
• Fullständigt adressläge
• Teckenbaserad komprimering
• XOR-dataspårskomprimering
• Differentiell dataspårkomprimering
• Filtrering
• Tidsstämplar

Tessent Enhanced Trace Encoder från Siemens EDA innehåller alla obligatoriska och valfria funktioner. Det innehåller också:

• Cykelexakt spårning