Syntes och verifiering på hög nivå

Siemens plattform för högnivåsyntes (HLS) och verifiering (HLV) förbättrar din ASIC- och FPGA-design- och verifieringsflöde jämfört med traditionell RTL. Att använda C++ eller SystemC Catapult levererar ledande kvalitet på resultat för prestanda, kraft och yta, förutom unika HLV-lösningar.

HLS & HLV kommande evenemang HLS & HLV resursbibliotek

TRENDER & TEKNIKER

RTL-design och verifiering är för långsam och dyr

RTL-produktiviteten, särskilt för nya och komplexa värdeskapande block, har stannat. Design- och verifieringsutmaningarna med att skapa nya och nya arkitekturer som ger fördelar inom kisel för trådlös, 5G, AI/ML, fordonsindustri eller video/bildbehandling gör inte livet enklare för designteam.

Arkitekturutforskning

Kommer din maskinvara att vara begränsad med systemprestanda? Valde du rätt grundläggande minnesarkitektur? Eller fick du reda på det bara under systemintegrationen? Syntes på hög nivå påskyndar din utforskning av designutrymden.

Katapultera din design

Optimal effektprestanda och område

Det är svårt att leverera en optimal balans mellan prestanda, kraft och yta för dina designbehov. För lite prestanda, för mycket kraft eller för mycket yta och du kan missa en produktcykel. Utnyttja HLS för att designa bättre och snabbare.

Optimera din PPA

Felsöker du fortfarande RTL?

Att upptäcka buggar sent i RTL innebär missade möjligheter, mindre konkurrenskraftigt kisel, förseningar med tejp och ECO-huvudvärk. Catapult HLS-design och verifiering ger rätt RTL-design för första gången, med lägre server- och verktygskostnad.

Hitta buggar snabbare med HLS

Catapult High-Level Synthesis Solutions

Catapult High-Level Synthesis-lösningar levererar C ++ och SystemC språkstöd, FPGA- och ASIC-oberoende, ASIC-effektuppskattning och optimering plus det senaste inom fysiskt medvetet multi-VT-område och prestandaoptimering för att höja din design.

C++/SystemC Synthesis

Ett omfattande HLS-flöde som tar C ++ eller SystemC som designingång och optimalt inriktar sig på ASIC-, eFPGA- eller FPGA-implementeringar inställda för frekvens- och målteknik.

Low-Power Solutions

När det gäller tidig designutforskning av rymden, effektuppskattning och optimering för ASIC RTL med låg effekt genererar Catapult högeffektiv RTL som är optimerad med vår PowerPro-teknik under huven.

En vektorgrafik av en katapult med märkta delar som ”Arm”, ”Motvikt” och ”Trigger”.

AI-lösningar

Catapult AI förbättrar HLS för snabbare designutforskning, kvantiseringsanalys och prestanda, effekt och områdeförutsägelse.

Catapult High-Level Verification Solutions

Accelerera ditt högnivåverifieringsflöde (HLV) med kända och pålitliga metoder med Catapult HLV-plattformen. Minska din totala behandlingstid och kostnader för SoC-verifiering med upp till 80% genom att utnyttja designkontroll på hög nivå, kod/funktionell täckning och statiska plus formella metoder.

Catapult Coverage

HLS-medveten kodtäckning inklusive stöd för uttalande, gren, villkor, uttryck (FEC) och arrayåtkomsttäckning plus SystemVerilog-inspirerad funktionell täckning med stöd för täckgrupper, täckpunkter, fack och kors.

Catapult Formal Verification Tools

Formellt hitta misstag, oklarheter och problemdesignproblem eller användarbegränsningsfel tidigt i HLS-processen. Även med skillnader i timing och gränssnitt möjliggör Catapult Formal verifiering och ett täckningsstängningsflöde.

SLEC System

Kontrollera riktigheten av RTL mot dina högnivåmodeller med SLEC. Möjliggör bevis på att specifikation och implementering är identiska trots skillnader i språk, timing eller abstraktion.

Verifiering på hög nivå

Questa HL-SystemC

Konstruktionsverifiering på hög nivå med Questa HL-SYC-expansion hjälper till att eliminera problem före syntes genom att starta verifieringen tidigare i flödet.