Catapult gör kvalitets RTL för ASIC/FPGA från C++/SystemC på halva tiden för handkodning. Design Space Exploration, nedströms RTL-syntesintegration, plus effektuppskattning/optimering möjliggör bättre design. Designkontroll, kodtäckning och formell sänker RTL-verifieringskostnaderna med upp till 80%.
C++ eller SystemC är ett val som ger team flexibilitet att bestämma vad som är den mest effektiva metoden för deras designuppgift. Oavsett om det är den överlägsna simulerings- och verifieringshastigheten för sekventiell C ++ med AC-datatyperna (hlslibs.org), eller explicit samtidighetsmodellering med SystemC och MatchLib (med AC-typerna), Catapult täcker dig.
Med Catapult Flow försvinner RTL-felsökningen bokstavligen. C-modellen valideras i sin miljö, och därifrån skapas korrekt efter konstruktion RTL. Detta minskar verifieringsarbetet dramatiskt.
Catapult High-Level Synthesis (HLS) on-demand-utbildningsbibliotek innehåller en uppsättning inlärningsvägar med moduler för att introducera ingenjörer till HLS och verifiering på hög nivå.
En grupp för att diskutera de finare punkterna i design och verifiering med hjälp av Siemens EDA HLS- och HLV-verktyg. Gå med i diskussionen om nya ämnen, funktioner, innehåll och tekniska experter.
En fri och öppen uppsättning bibliotek implementerade i standard C ++ för bit-exakt hårdvaru- och mjukvarudesign. Det är en öppen gemenskap för utbyte av kunskap och IP för HLS som kan användas för att påskynda både forskning och design.
Blogg som täcker nästa generations högnivåsyntes (HLS) design- och verifieringsmetoder och tekniker.
Få tillgång till detaljerad dokumentation, releaser, resurser och mer.
Hjälper dig att uppnå maximal affärseffekt genom att hantera komplexa teknik- och företagsutmaningar med en unik blandning av utvecklings- och designerfarenhet och metodexpertis.
