High-Level Verification Solutions

Siemens tillhandahåller klassledande produkter och metodik för design på hög nivå och levererar lösningar på flera punkter i designprocessen. Designkontroll, kod och funktionell täckning och formell verifiering för C ++ och SystemC ekvivalenskontroll.

HLS & HLV kommande evenemang HLS & HLV resursbibliotek

Katapult High-Level Verification Solutions

Accelerera ditt högnivåverifieringsflöde (HLV) med kända och pålitliga metoder med Catapult HLV-plattformen. Minska din totala behandlingstid och kostnader för SoC-verifiering med upp till 80% genom att utnyttja designkontroll på hög nivå, kod/funktionell täckning och statiska plus formella metoder.

Catapult Coverage

HLS-medveten kodtäckning inklusive stöd för uttalande, gren, villkor, uttryck (FEC) och arrayåtkomsttäckning plus SystemVerilog-inspirerad funktionell täckning med stöd för täckgrupper, täckpunkter, fack och kors.

Catapult Formal Verification Tools

Formellt hitta misstag, oklarheter och problemdesignproblem eller användarbegränsningsfel tidigt i HLS-processen. Även med skillnader i timing och gränssnitt möjliggör Catapult Formal verifiering och ett täckningsstängningsflöde.

SLEC System

Kontrollera riktigheten av RTL mot dina högnivåmodeller med SLEC. Möjliggör bevis på att specifikation och implementering är identiska trots skillnader i språk, timing eller abstraktion.

Verifiering på hög nivå

Questa HL-SystemC

Konstruktionsverifiering på hög nivå med Questa HL-SYC-expansion hjälper till att eliminera problem före syntes genom att starta verifieringen tidigare i flödet.