Catapult Högnivåsyntes & Verifieringshändelser

Bygg den mest energieffektiva inferensacceleratorn för edge-enheter, där segern går till teamet som uppnår den lägsta energin per slutsats. Du måste uppfylla strikta noggrannhets- och områdeskrav för att vinna.

Gå med i detta webbseminarium och HLS Summer Hackathon för att förvandla Python-neurala nätverk till RTL AI-acceleratorer med Catapult AI NN, utforska PPA-avvägningar, integrera med RISC-V och rikta in sig på FPGA- eller ASIC-kantdesigner.

RISC-V: Skräddarsydda processorer för prestanda/effektivitet. Lär dig HLS för att bygga och integrera en medprocessor för att härleda väckningsord, jämför kraft, prestanda och områdesvinster i den här workshopen.

Edge AI behöver energieffektivitet och prestanda. Balansera med anpassad hårdvara! Lär dig hur HLS går från Python till skräddarsydd hårdvara. Bygg en AI-accelerator för att kunna dra slutsatser och mäta HLS-effekt/prestandavinster.

Upptäck hur elektronikdesigners kan använda HLS för att distribuera anpassade acceleratorer. Genom att skräddarsy acceleratorn till specifika slutsatser kan den överträffa färdiga GPU:er/TPU:er, vilket ger minskad energiförbrukning.

Följ med oss i München där peer-levererade tekniska sessioner kommer att delas över en bredd av ämnen så att du kan utforska nya koncept eller dyka djupt i ditt kärnkompetensområde.

Följ med oss på vårt Nordamerika-evenemang, vilket är en dedikerad miljö för utbyte av idéer, information och bästa praxis som gör att du kan leda i din roll och uppnå framgång med dina kunder.

Detta föredrag kommer att beskriva hur man använder High-Level Synthesis (HLS) för att utveckla anpassade AI-acceleratorer, riktade till ASIC- eller FPGA-teknik. Lär dig hur du praktiskt kan distribuera AI-slutsatser i dina kantsystem.

Inbyggda system kräver mer beräkningskraft än processorer kan ge. Hårdvaruacceleratorer erbjuder en lösning. Denna session utforskar HLS, förvandlar C ++ till RTL för ASIC/FPGA, med verkliga exempel inom ML och bildbehandling.

Denna workshop kommer att täcka högnivåsyntes och dess fördelar med att producera hårdvaruacceleratorer snabbt och exakt. Vi kommer att täcka steg-för-steg-design och verifiering av Wakeword-algoritmen med HLS.

Utforska SoftMax-arkitektur och mikroarkitektur för att balansera prestanda, område, resurser för edge inferens. Upptäck smidiga FPGA-designarbetsflöden för att hålla jämna steg med utvecklande algoritmer.

Denna praktiska session kommer att introducera dig till High-Level Synthesis, en teknik som konverterar en C ++ -funktion till en hårdvaruimplementering. Du skapar en RISC-V-samprocessor och integrerar den i en Rocket Core-design.

Upptäck High-Level Synthesis och dess fördelar med att snabbt och exakt producera hårdvaruacceleratorer. Vi kommer att täcka steg-för-steg-design och verifiering av Wake Word-algoritmen med HLS.

Följ med oss för att utforska kapaciteten hos EDA AI och se vad framtiden innebär. Vi kommer att diskutera den stora visionen att ha en specialbyggd centraliserad EDA AI-plattform.

Denna workshop kommer att täcka högnivåsyntes och dess fördelar med att producera hårdvaruacceleratorer snabbt och exakt. Vi kommer att täcka steg-för-steg-design och verifiering av Wakeword-algoritmen med HLS.

Få värdefull insikt i utmaningar och lösningar för att distribuera ML i hårdvara. Förstå hur HLS och hls4ml effektiviserar utvecklingen av neurala nätverksbaserade hårdvaruacceleratorer och är grundläggande för branschens framtid.

User2User är din möjlighet att lära dig, växa och få kontakt med andra tekniska experter som designar ledande produkter med hjälp av Siemens EDA-verktyg.

Lär dig hur du använder HLS för att konvertera C ++ till RTL för ASIC/FPGA, vilket möjliggör anpassade acceleratorer. Sessionen täcker HLS bästa praxis och verkliga exempel inom ML & bildbehandling för inbyggda system.

Utforska High-Level Synthesis för snabb och exakt skapande av hårdvaruaccelerator. Vi kommer att täcka RTL-design och verifiering med Wakeword-algoritmen och visa upp Catapult AI NN, utöka HLS till Python för snabbare AI HW-utveckling.

Följ med oss på DVCon US: delta i våra korta workshops, lunch, papper, och affischsessioner. Besök oss i monter 301 för att lära dig hur Siemens kan hjälpa dig att skapa en smartare framtid snabbare.

Besök med Siemens EDA för att fokusera på praktiska tillämpningar av språk, verktyg, metoder och standarder för design och verifiering av elektroniska system och integrerade kretsar för att förbättra dina egna flöden.

Besök med Siemens EDA för att fokusera på praktiska tillämpningar av språk, verktyg, metoder och standarder för design och verifiering av elektroniska system och integrerade kretsar för att förbättra dina egna flöden.

Kom och se Ankur Guptas keynote: Hur AI omdefinierar halvledardesign för kanten
Tisdag 10 september kl 11:15

DVCon Taiwan är den främsta konferensen för design- och verifieringsingenjörer, forskare och chefer inom Taiwans halvledare- och EDA-industrier.

Besök med Siemens EDA för att fokusera på praktiska tillämpningar av språk, verktyg, metoder och standarder för design och verifiering av elektroniska system och integrerade kretsar för att förbättra dina egna flöden.

Detta samtal kommer att visa hur HLS kan användas för att snabbt skapa och bedöma flera RTL-implementeringar för en AI-accelerator från en enda algoritmisk beskrivning.

Besök Siemens Electronic Design Automation (EDA) experter på DAC 2024, 23-27 juni 2024, i San Francisco, Kalifornien.

Efterfrågan på datorkraft i inbyggda system fortsätter att växa. Att flytta funktioner till HW-acceleratorer är avgörande. HLS automatiserar genom att konvertera C ++ -funktioner till HW-beskrivningar för ASIC eller FPGA, vilket förbättrar effektiviteten i IP och ML.

Delta i vår informativa handledning, lunch, workshops, papper, och affischsessioner och besök vår utställningsmonter för att lära dig hur Siemens kan hjälpa dig att konstruera en smartare framtid snabbare.

Vi kommer att visa hur HLS kan användas för att migrera specifika funktioner från 5G L1-stacken från SW till HW. HLS kan möjliggöra praktiska 5G-distributioner som annars inte skulle vara möjliga.

Denna praktiska klass kommer att få deltagarna att utveckla en inferensaccelerator med hjälp av HLS. Deltagarna kommer att få en förståelse för hur man skapar en skräddarsydd inferensaccelerator och fördelar det kan ge till ett inbäddat system.

Upptäck oöverträffad synlighet och insikter om komplexa funktionella beteenden hos AI SoC från Tessent Embedded Analytics-teamet på AIHW, plus lär dig om att utnyttja kraften i RISC-V-arkitekturen för ASIC- och FPGA-baserade konstruktioner.

Catapult och PowerPro hade ganska många sessioner i år på DAC med en session från NVIDIA och en annan från Telechips. Använd länkarna på begäran nedan för att kolla in våra presentationer i montern.

C.E.A. presenterar en metod som överbryggar DL-ramverket med öppen källkod N2D2 och Catapult HLS för att minska designprocessen för hårdvaruacceleratorer, vilket gör det möjligt att hålla jämna steg med nya AI-algoritmer.

Telechips designade AXI4 master IP som uppfyller fullständiga AXI4-specifikationer med C ++ HLS, vilket ger mjukvaruliknande åtkomst till DMA-block, samtidigt som man uppnår hög genomströmning med flera enastående och burst.

Hantera komplexiteten hos en HEVC-kodare (Kvazaar) -implementering på FPGA med Catapult HLS

Dr. Panu Sjövall kommer att belysa hur de kunde implementera sin inbyggda realtids HEVC intra encoder på HW med Catapult HLS.

Detta webbseminarium introducerar en enkel och robust kvantiseringsmetod baserad på analys av värdeintervall.

Syntes på hög nivå var ett ganska hett ämne vid U2U i Nordamerika och Europa. Kolla in alla våra 2023 U2U-sessioner.

På IP-nivå skapades en ISP inom ett år med Catapult, en uppgift som skulle ha varit omöjlig med traditionell RTL. För att minska beroendet av designerupplevelse introducerade vi ett AI-assisterat DSE-verktyg.

Läs mer om webbseminariet ”Arkitektoniska förbättringar för låg effekt och funktionssäkerhet för CNN-acceleratorer för dataflöd som använder HLS”.

Lär dig hur C ++ och SystemC/Matchlib HLS är mer än bara att konvertera SystemC till RTL. Vi kommer att täcka språkval, arkitekturutforskning, effektuppskattning och optimering som alla arbetar för att leverera konkurrenskraftig RTL snabbt och billigt.

Designflöde inklusive HW/SW-samdesign och HLS som gör det möjligt för utvecklare att migrera beräkningsintensiva funktioner från programvara som körs på en inbäddad processor till en HW-baserad accelerator som en löst kopplad bussbaserad kringutrustning.

Lär dig hur du kan använda High-Level Synthesis för att gå från Python till syntetiserbar RTL för att distribuera en anpassad AI-accelerator snabbare och enklare än du trodde var möjligt.

Cornell introducerar HiSparse: accelerator på glesmatris tät vektormultiplikation. Med hjälp av både HLS-implementering och simulering levererar deras glesa acceleratorer lovande hastighet med ökad bandbredd och energieffektivitet.

FNAL demonstrerar att en NN autoencoder-modell kan implementeras i en strålningstolerant ASIC för att utföra förlustbaserad datakomprimering. Detta lindrar dataöverföringsproblemet samtidigt som detektorns energiprofils kritiska information bevaras.

5G-standarder öppnar en värld av hårdvaruutveckling för alla som kan bygga de bästa, kostnadseffektiva produkterna. Catapult, Questa och Veloce möjliggör integrerade, pålitliga design- och verifieringslösningar för 5G-systemdesign.

本 ウ ビ ナ ー、特 別 招 待 講 演。

I det här webinaret kommer vi att dela denna nya modell av datadriven hårdvarudesign som producerar dramatiskt bättre hårdvara och programvara - tätt optimerad för specifika applikationer.

Denna handledning kommer att visa HLS-algoritmtransformation på en exempelalgoritm från en fullständig programvaruimplementering till en högpresterande, effektiv implementering med en blandning av hårdvara och mjukvaruelement.

Översikt över vad HLS är och hur det kan användas för att skapa applikationsspecifika acceleratorer. Den kommer att visa hur dessa acceleratorer kan integreras i ett processorbaserat system ur ett hårdvaru- och mjukvaruperspektiv.

HLS möjliggör en riktig HW/SW-samdesign genom att möjliggöra korrekt partitionering
utforskning och byte av funktioner mellan SW och HW accelerator till
optimera busstrafik, minnesanvändning och processorbelastning.

HLS Adoption för chipdesign drivs av ökad design- och verifieringskomplexitet och tid till marknadstryck. HLS gör det möjligt för designers att få sina chips ut på marknaden snabbare genom att förkorta det övergripande design- och verifieringsflödet.

Detta samtal kommer att undersöka hur HLS kan användas för att leverera de data som behövs för att fatta kritiska designavvägningsbeslut och täcka hur HLS kan möjliggöra systemverifiering i ett MBSE-flöde, och hur HLS kan minska riskerna i leveranskedjan.

För att förstå vilket Catapult HLS-flöde som passar bättre för våra behov på JPL-NASA implementerade vi Harris Corner Detector-bildbehandlingskärna i både otidsinställd C ++ och tidsbestämd SystemC. Lärdomar från varje flöde kommer att presenteras.

Denna handledning kommer att närma sig frågan om designkvalitet ur ett unikt perspektiv.

Denna workshop kommer att visa exempeldesignen som körs på olika abstraktionsnivåer och utforska de olika verifieringsmålen som kan uppnås i varje steg i designprocessen.

Harvard belyser deras smidiga algoritm-hårdvarudesign och samverifieringsmetod som drivs av High-Level Synthesis, vilket gjorde det möjligt för dem att minska front-end VLSI-designinsatser med storleksordningar.

Den här sessionen visar hur man skapar olika typer av acceleratorer med HLS och hur man integrerar dem i RISC-V-processordesigner. AI-inferensalgoritm och en krypteringsalgoritm kommer att användas som exempel.

Att distribuera en algoritm i hårdvara kräver en förståelse för algoritmen och dess databeroenden. Vi kommer att beskriva ett automatiserat sätt att få dessa insikter från en C ++ -beskrivning med en automatiserad väg till RTL genom HLS.

Att distribuera en algoritm i hårdvara kräver en förståelse för algoritmen och dess databeroenden. Vi kommer att beskriva ett automatiserat sätt att få dessa insikter från en C ++ -beskrivning med en automatiserad väg till RTL genom HLS.

Detta webbseminarium visar hur man kan uppnå omfattande verifiering snabbare på en högre abstraktionsnivå men ändå tillämpa kända och pålitliga RTL-verifieringstekniker.

Presentationen ger en teknisk översikt på hög nivå av Catapult HLS-plattformen som du kan använda i dina framtida projekt för att påskynda din utvecklingsprocess.

I detta runda bord kommer vi att diskutera några intressanta tillvägagångssätt för HW/SW-codesign och fördelarna och nackdelarna med dessa tillvägagångssätt. Värd av Anoop Saha och Russell Klein från Siemens och tillsammans med Thierry Tambe från Harvard University.

Detta samtal kommer att fokusera på kisel för kanten, och designvalen som hjälper till att distribuera kraftfulla maskininlärningsalgoritmer på liten billig energieffektiv hårdvara.

AI är redo att bli allestädes närvarande i inbyggda system. Lär dig hur slutledning effektivt kan distribueras i enheter med låg effekt, beräkningsbegränsade utan att behöva ta med en riktigt lång förlängningssladd.

Keynote som täcker möjliggörande teknik - från HLS till codesign av hårdvaruprogramvara, som täcker det förflutna, nutiden och framtiden för kiseldesignprocessen, störningarna, och de senaste tekniska trenderna.