Catapult Högnivåsyntes och verifiering

Catapult har den bredaste portföljen av hårdvarudesignlösningar för C ++ och SystemC-baserad High-Level Synthesis (HLS). Catapults fysiskt medvetna, multi-VT-läge, med uppskattning och optimering med låg effekt, plus en rad ledande verifieringslösningar gör Catapult HLS till mer än bara ”C till RTL”.

HLS & HLV kommande evenemang HLS & HLV resursbibliotek

Katapult High-Level Synthesis Solutions

Catapult High-Level Synthesis-lösningar levererar C ++ och SystemC språkstöd, FPGA- och ASIC-oberoende, ASIC-effektuppskattning och optimering plus det senaste inom fysiskt medvetet multi-VT-område och prestandaoptimering för att höja din design.

C++/SystemC Synthesis

Ett omfattande HLS-flöde som tar C ++ eller SystemC som designingång och optimalt inriktar sig på ASIC-, eFPGA- eller FPGA-implementeringar inställda för frekvens- och målteknik.

Lågenergilösningar

När det gäller tidig design av rymdutforskning, effektuppskattning och optimering för ASIC RTL med låg effekt genererar Catapult högeffektiv RTL som är optimerad med vår PowerPro teknik under huven.

En vektorgrafik av en katapult med märkta delar som ”Arm”, ”Motvikt” och ”Trigger”.

AI-lösningar

Catapult AI förbättrar HLS för snabbare designutforskning, kvantiseringsanalys och prestanda, effekt och områdeförutsägelse.

Katapult High-Level Verification Solutions

Accelerera ditt högnivåverifieringsflöde (HLV) med kända och pålitliga metoder med Catapult HLV-plattformen. Minska din totala behandlingstid och kostnader för SoC-verifiering med upp till 80% genom att utnyttja designkontroll på hög nivå, kod/funktionell täckning och statiska plus formella metoder.

Catapult Coverage

HLS-medveten kodtäckning inklusive stöd för uttalande, gren, villkor, uttryck (FEC) och arrayåtkomsttäckning plus SystemVerilog-inspirerad funktionell täckning med stöd för täckgrupper, täckpunkter, fack och kors.

Catapult Formal Verification Tools

Formellt hitta misstag, oklarheter och problemdesignproblem eller användarbegränsningsfel tidigt i HLS-processen. Även med skillnader i timing och gränssnitt möjliggör Catapult Formal verifiering och ett täckningsstängningsflöde.

SLEC System

Kontrollera riktigheten av RTL mot dina högnivåmodeller med SLEC. Möjliggör bevis på att specifikation och implementering är identiska trots skillnader i språk, timing eller abstraktion.

Verifiering på hög nivå

Questa HL-SystemC

Konstruktionsverifiering på hög nivå med Questa HL-SYC-expansion hjälper till att eliminera problem före syntes genom att starta verifieringen tidigare i flödet.