Generering av guidad slumpmässig syntetisk layout
Calibre LSG skapar produktliknande DRC-Clean-layout och/eller komplex layout för att stressa DR-hörn, levererar layouter för ingenjörsteam att testa för sina lösningar och möjliggör samarbete mellan företag/grupper genom att dela syntetiska testfall utan proprietära IP-begränsningar.
Påskynda tidig processnodutveckling och DTCO
Calibre LSG tillhandahåller användarkonfigurerbar guidad slumpmässig layoutgenerering för att producera DRC-rena designtyger för utveckling av optiska och elektriska testchip. Calibre LSG förkortar slingan för att bygga testchips för kiselmätningar och driver processförbättringar snabbare.
PDK utveckling och kvalitetssäkring
Caliber LSG kan användas för utveckling av DRC-regeldäck av hög kvalitet och PDK-förbättringar. Calibre LSG kan generera DRC-Clean-layout, layouter som betonar DR-hörnkombinationer, samt layouter med avsiktligt injicerade DR-överträdelser för att verifiera DRC-regeldäckens kvalitet och fullständighet.
Möjliggör tidig maskininlärningsträning
Calibre LSG tillhandahåller layouter som innehåller verklig litografihotspot-information för maskininlärningsträning när verkliga designdata inte är tillgängliga. ML-träningsdatauppsättningarna kan berikas genom att förbättra layoututrymmets täckning med Calibre LSG, och korrekt ML-motor kan utbildas för EDA ML-applikationer för hotspot-förutsägelse tidigt i utvecklingscykeln.
Är du redo att lära dig mer om Calibre?
Vi står redo att svara på dina frågor! Kom i kontakt med vårt team idag
Ring: 1-800-547-3000
Calibre konsulttjänster
Vi hjälper dig att anta, distribuera, anpassa och optimera dina komplexa designmiljöer. Direkt tillgång till teknik och produktutveckling gör att vi kan utnyttja djup domän- och ämnesexpertis.
Supportcenter
Siemens Support Center ger dig allt på en lättanvänd plats -
kunskapsbas, produktuppdateringar, dokumentation, supportärenden, licens/beställningsinformation med mera.
Kaliber IC Design & Tillverkning
Verktygssviten Calibre ger exakt, effektiv, omfattande IC-verifiering och optimering över alla processnoder och designstilar samtidigt som resursanvändning och bandutningsscheman minimeras.