Optimera
Samoptimering för kraft, prestanda, yta, kostnad och tillförlitlighet över kisel, paket, interposer och kretskort

En integrerad IC-förpackningslösning som täcker allt från planering och prototyper till signering för olika integrationsteknologier som FCBGA, FOWLP, 2.5/3DIC och andra. Våra 3D IC-förpackningslösningar hjälper dig att övervinna begränsningarna av monolitisk skalning.
Halvledarindustrin har gjort stora framsteg inom ASIC-teknik under de senaste 40 åren, vilket har lett till bättre prestanda. Men när Moores lag närmar sig sina gränser blir skalningsenheter svårare. Krympande enheter tar nu längre tid, kostar mer och innebär utmaningar inom teknik, design, analys och tillverkning. Således går in i 3D IC.
3D IC är ett nytt designparadigm som drivs av den minskande avkastningen av IC-teknikskalning, AKA Moore's Law.
Alternativ inkluderar uppdelning av ett System-on-Chip (SOC) i mindre delfunktioner eller komponenter som kallas ”chiplets” eller ”hard IP”, och användningen av flera matriser för att övervinna de begränsningar som åläggs av storleken på en reticle.
Uppnås genom att föra minneskomponenter närmare bearbetningsenheterna, vilket minskar avståndet och latensen vid åtkomst till data. Komponenter kan också staplas vertikalt, vilket möjliggör kortare fysiska avstånd mellan dem.
Det finns flera fördelar med heterogen integration, inklusive möjligheten att blanda olika process- och tekniknoder, samt möjligheten att utnyttja 2.5D/3D-monteringsplattformar.
Våra 3D IC-designlösningar stöder arkitektonisk planering/analys, fysisk designplanering/verifiering, elektrisk och tillförlitlighetsanalys och test/diagnostiskt stöd genom tillverkningsöverlämning.

Ett komplett system för heterogen systemplanering som erbjuder flexibel logikredigering för sömlös anslutning från planering till slutgiltigt system LVS. Golvplaneringsfunktionalitet stöder skalning av komplexa heterogena mönster.

Uppnå snabbare designcykeltider och väg till banduttagning med designrutbarhet och PPA-stängning under placeringsoptimering. In-Hierarchy-Optimization säkerställer tidsstängning på toppnivå. Optimerade designspecifikationer ger bättre PPA, certifierad för TSMC avancerade noder.

En enda plattform stöder avancerad SIP-, chiplet-, kiselinterposer-, organisk- och glassubstratdesign, vilket minskar designtiden med en avancerad IP-återanvändningsmetodik. Kontroll av överensstämmelse i konstruktionen för SI/PI och processregler eliminerar analys- och signoff-iterationer.

Denna lösning verifierar paketmonteringens netlist mot en ”gyllene” referensnätlista för att säkerställa funktionell korrekthet. Den använder ett automatiserat arbetsflöde med formell verifiering, kontrollerar alla sammankopplingar mellan halvledarenheter på några minuter, vilket säkerställer hög noggrannhet och effektivitet.


Termisk lösning som täcker transistor till systemnivå och skalas från tidig planering till systemsignering, för detaljerad termisk analys på stansnivå med exakta paket- och gränsförhållanden. Minska kostnaderna genom att minimera behovet av testchips och hjälpa till att identifiera problem med systemets tillförlitlighet.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
eCAD-specifik biblioteks- och designdatahantering. Säkerställer WIP-datasäkerhet och spårbarhet, med komponentval, biblioteksdistribution och återanvändning av modeller. Sömlös PLM-integration för produktlivscykelhantering, tillverkningskoordinering, nya delförfrågningar och tillgångshantering.

Hantera flera stans/chipletter genom testning på stansnivå och stacknivå, som stöder IEEE-standarder som 1838, 1687 och 1149.1. Det ger full tillgång till matrisens i paketet, validering av wafer-test och utökar 2D DFT till 2,5D/3D, med Tessent Streaming Scan Network för sömlös integration.

Eliminera tid som spenderas på att utveckla och underhålla anpassade bussfunktionsmodeller (BFM) eller verifieringskomponenter. Avery Verification IP (VIP) gör det möjligt för System- och System-on-Chip-team (SoC) att uppnå dramatiska förbättringar av verifieringsproduktiviteten.

Solido Intelligent Custom IC-plattform, som drivs av egenutvecklad AI-aktiverad teknik, erbjuder ledande kretsverifieringslösningar utformade för att hantera 3D IC-utmaningar, uppfylla stränga krav på signal, kraft och termisk integritet och påskynda utvecklingen.

Säkerställ sammankopplingstillförlitlighet och ESD-motståndskraft med omfattande mätningar av punkt-till-punkt-motstånd (P2P) och strömtäthet (CD) över matrisen, interposeraren och förpackningen. Redogöra för skillnader i processnod och ESD-metodik med robust sammankoppling mellan skyddsanordningar.
En chiplett är utformad med förståelsen att den kommer att anslutas till andra chipletter i ett paket. Närhet och kortare sammankopplingsavstånd innebär mindre energiförbrukning, men det innebär också att samordna ett större antal variabler som energieffektivitet, bandbredd, area, latens och tonhöjd.
Samoptimering för kraft, prestanda, yta, kostnad och tillförlitlighet över kisel, paket, interposer och kretskort
Ge konstruktörer tillgång till tillgänglig teknik som minskar beroendet av experter
Skalbarhet för att hantera och kommunicera heterogen data mellan företagsomfattande team och upprätthålla digital kontinuitet
Eliminera iterationer genom tidig insikt i nedströmsprestanda och processeffekter genom kontinuerlig verifiering
Förstå 3D IC-teknik: Avslöjar framtiden för integrerade kretsar
PRESSMEDDELANDE: Siemens automatiserar 2.5D och 3D IC-design för test med nya Tessent Multi die -lösning Släpp lös 3D IC-design
produktivitet a>Nå ut med frågor eller kommentarer. Vi är här för att hjälpa dig!