EDA -EKOSYSTEMET

Stöd för gjuteri

Siemens EDA har bevisats i den dagliga verksamheten hos designföretag och gjuterier och stöder fabellösa ekosystem med samarbete, innovation och gjuterispecifika processflöden som byggs, testas och certifieras.

Nyhetsrum

Gjuterinyheter

Pressmeddelande

Samarbete med TSMC för att främja AI

Siemens tillkännagav idag att samarbetet med TSMC fortsätter för att driva innovation inom AI-driven automatisering och avancerad halvledardesignaktivering.

Pressmeddelande

Siemens & GlobalFoundries: AI för halvledarförsörjning

Siemens och GlobalFoundries samarbetar för att distribuera AI-driven tillverkning, förbättra halvledarprestanda, effektivitet och säkerhet för kritisk infrastruktur och avancerade industrier.

En närbild av en kiselskiva som bearbetas av en maskin. En metallarm med ett cylindriskt verktyg i änden är placerad ovanför skivan och kommer i kontakt med en av rutorna, vilket tyder på en tillverknings- eller testprocess.

Pressmeddelande

Siemens & TSMC: Accelererande 3D IC & AI-kretsdesign

Siemens & TSMC: Accelererande 3D IC & AI-chipdesign med nya certifieringar och samarbeten för avancerad processteknik, vilket gör det möjligt för ömsesidiga kunder att förnya sig snabbare med AI, 3D IC och avancerade förpackningslösningar.

Gjuterievenemang

Live Event

Samsung SAFE Forum Korea 2026

Utforska Siemens EDAs heltäckande portfölj — från Calibre och Tessent till 3D IC- och systemlösningar — och upptäck hur du hanterar avancerade utmaningar inom noddesign, verifiering, test och förpackning.

1 juli 2026

Seoul, Sydkorea

Siemens EDA

TSMC OIP Ecosystem Forum 2026

Live Event

Gå med Siemens EDA för att lära dig hur vi samarbetar med TSMC och gemensamma kunder för att utveckla innovativ EDA-teknik.

Hösten 2026

Santa Clara, Kalifornien USA

Samarbete med gjuteriekosystem

Siemens EDA-verktyg är beprövade på halvledargjuterier runt om i världen. Samarbete med större gjuterier säkerställer tidigast möjliga tillgång till de verktyg som behövs för avancerade tillverkningsprocesser, liksom den funktionalitet och prestanda som krävs för fortsatt framgång vid etablerade processnoder.

Intel Foundry erbjuder ett brett utbud av tillverkningstjänster för att möta dina unika produktbehov, från maskgenerering till skivtillverkning till branschledande sorterings- och testfunktioner. Intels avancerade förpackningstekniker möjliggör integration av olika datormotorer över flera processteknologier med prestandaparametrar som liknar en enda matris, men med en plattformsomfång som långt överskrider stansstorleksgränsen för enkelmatrisintegration. Som en global ledare inom forskning och utveckling (FoU) och tillverkning strävar Intel kontinuerligt efter att optimera och leverera branschledande plattformslösningar med våra kunder för alla befintliga och utvecklande marknadssegment.

Intel Gjuteri

Intel Foundry Accelerator - EDA Alliance har åtagit sig att etablera ett ekosystem för design och tillverkning av nästa generations system-on-chip (SoC) som tillverkas på Intel Foundry ledande processteknologier. Initiativet främjar samarbete mellan Intel Foundry och dess ekosystempartners, med fokus på att minska risker och ta itu med designhinder samtidigt som tiden till marknaden påskyndas för ömsesidiga kunders produkter. Som en del av alliansen kommer Siemens EDA att samarbeta nära med Intel Foundry för att optimera sina bästa IC-designverktyg, flöden och metoder för Intels processer i världsklass.

Intel Foundry Accelerator - EDA Alliance

Intel Foundry täckningstabell

Siemens EDA IC-portfölj	Prototyp/Design	Fysisk verifiering	Dubbel- och flermönsterning	Mönstermatchning	LVS	Parasitisk extraktion	Termisk analys	PERC	Smart fyllning	Kretssimulering
14 Ångstrom-klass (14A)		✔	Utfört av gjuteri		✔	CCI TILL StarRC		✔	✔	✔
18 Ångstrom-klass (18A)		✔	Utfört av gjuteri		✔	CCI till StarRC*		✔	✔	✔
7 nm (Intel3)		✔	Utfört av gjuteri	✔	✔	CCI TILL StarRC		✔		✔
16 nm (Intel16)		✔			✔	CCI TILL StarRC		✔	✔	✔
EMIB	✔	✔			✔	✔	✔	✔
EMIB-T	✔	✔			✔	✔	✔	✔

✔: certifierad (från och med juli 2026)

[*]: xACT aktiverades för Parasitisk extraktion på Intel Foundry 18A-processnod men släpptes inte till externa kunder.

Inbäddad flerdie-sammankopplingsbro (EMIB)

Den inbäddade multi-die interconnect bridge (EMIB) är en liten bit kisel som är inbäddad i ett organiskt förpackningssubstrathålrum. Det ger en höghastighets gränssnittsväg med hög bandbredd från die till die. Siemens tillhandahåller ett certifierat designflöde från samdesign av stans/paket, funktionsverifiering, fysisk layout, termisk, SI/PI/EMIR-analys och monteringsverifiering.

Taiwan Semiconductor Manufacturing Company (TSMC) var banbrytande för affärsmodellen för ren gjuteri. Genom att välja att inte designa, tillverka eller marknadsföra några halvledarprodukter under eget namn har nyckeln till TSMC: s framgång alltid varit att fokusera på sina kunders framgång. TSMC-tillverkade halvledare betjänar en global kundbas som är stor och mångsidig, med ett brett utbud av applikationer som används på en mängd olika slutmarknader, inklusive smartphones, högpresterande databehandling, Internet of Things (IoT), fordon och digital konsumentelektronik.

TSMC

TSMC EDA Alliance minskar designhinder för kundantag av TSMC-processteknik. Som EDA Alliance-partner arbetar Siemens EDA nära TSMC: s designteknikteam för att tillgodose ömsesidiga kunddesignbehov genom att aktivera nya EDA-verktygsfunktioner som överensstämmer med TSMC: s avancerade processutvecklingsplan, samt implementeringen av TSMC: s designmetodik i referensflöden. Genom detta samarbete gör TSMC och Siemens EDA det möjligt för ömsesidiga kunder att bättre uppnå sitt PPA-mål på kortare tid.

TSMC EDA Alliance

TSMC täckningstabell

Siemens EDA IC-portfölj

Prototyp/Design

Fysisk verifiering

Dubbel- och flermönsterning

Mönstermatchning

LVS

Parasitisk extraktion

PERC

Effektintegritet och EM

Fyllning¹

Custom Design

Plats och rutt

Kretssimulering

14 Angstrom-klass (A14)

✔

TORKA

✔

TORKA

✔

16 Angstrom-klass (A16)

✔

2 nm

✔

✔ ²

✔

✔ [3]

✔

3 nm

✔

✔ ²

✔

4 nm

✔

5 nm

✔

7 nm/6 nm

✔

TORKA

✔

16 nm/12 nm

✔

28 nm/22 nm

✔

45 nm/40 nm

✔

65 nm/55 nm

✔

●

✔

90 nm

✔

●

✔

0,13um/0,11 um

✔

●

✔

> = 0,18um

✔

●

✔

Info_OS

✔

Info_pop

✔

✔: certifierad; WIP: pågående arbete (från och med juli 2026)

[1]: Calibre SmartFill är POR (Plan of Record) under 20 nm och Dummy Fill över 20 nm.

[2]: mPower Analog är fullt certifierad medan mPower Digital-certifiering pågår för den senaste processderivatvarianten.

[3]: Aprisa 2nm-stöd för den senaste processderivatvarianten är tidig åtkomst från och med idag. Arbetar för närvarande med Tier-1-kunder på N2-produktionstejp.

●: Tekniska filer skulle tillhandahållas av Siemens för de processnoder som ännu inte är certifierade. Kontakta Aprisas produktteam för dina önskemål.

IC Packaging arbetsflödescertifiering

Vårt pågående samarbete med TSMC har framgångsrikt resulterat i automatiserad arbetsflödescertifiering för deras iNFO-integrationsteknik som är en del av 3DFabric plattform. För ömsesidiga kunder möjliggör denna certifiering utveckling av innovativa och mycket differentierade slutprodukter med förstklassig EDA-programvara och branschledande avancerad förpackningsintegrationsteknik.

Våra automatiserade Info_OS och Info_pop designarbetsflöden är nu certifierad av TSMC. Dessa arbetsflöden inkluderar Innovator3D IC, HyperLynx DRC, och Calibre nmDRC teknik.

Integrerad fläktout (iNFO)

Enligt definitionen av TSMC är iNFO en innovativ plattform för systemintegrering på wafernivå, med RDL med hög densitet (Re-Distribution Layer) och TIV (Through InFo Via) för högdensitetssammankoppling och prestanda för olika applikationer, såsom mobil, högpresterande databehandling, etc.. Info-plattformen erbjuder olika paketscheman i 2D och 3D som är optimerade för specifika applikationer.

Info_OS utnyttjar Info-teknik och har högre densitet 2/2µm RDL-linjebredd/utrymme för att integrera flera avancerade logikchipletter för 5G-nätverksapplikation. Det möjliggör hybridpad-stigningar på SoC med minst 40 µm I/O-stigning, minsta 130 µm C4 Cu-bumpstigning och > 2X retikelstorlek iFo på> 65 x 65 mm substrat.

Info_pop, branschens första fan-out-paket för 3D-wafer-nivå, har RDL och TIV med hög densitet för att integrera mobil AP med DRAM-paketstapling för mobilapplikation. Jämfört med FC_pop har Info_pop en tunnare profil och bättre elektriska och termiska prestanda på grund av inget organiskt substrat och C4-bult.

Chip på skiva på substrat (CowOS)

Integrerar logik och minne i 3D-inriktning, AI och HPC. Innovator3D IC skapar, optimerar och hanterar en 3D-modell av hela CowOS-enhetsenheten.

Wafer på wafer (WoW)

Innovator3D IC skapar, optimerar och hanterar en 3D digital tvillingmodell som driver detaljerad design och verifiering.

System-på-integrerade chips (SoIC)

Innovator3D IC optimerar och hanterar en digital 3D-tvillingmodell som driver design och sedan verifiering med Calibre-teknik.

Stöd för gjuteri