Mnogi razvojni timovi i kupci očekuju trag procesora kao minimalnu karakteristiku SoC-a, tako da njihovi programeri softvera mogu snimiti zapis izvršenih instrukcija koje se mogu koristiti za rekonstrukciju tačnog niza izvršenja njihovog programa. 2018. godine zajednica RISC-V kreirala je specifikaciju Efficient Trace (E-Trace) koja bi osigurala kompatibilnost u ekosistemu RISC-V, koja je uključivala efikasnu šemu kodiranja prikladnu za procesore u 21. veku. Efikasna šema kodiranja omogućava programerima da prate velike količine podataka tokom dužeg vremenskog perioda, omogućavajući programerima da razumeju ponašanje programa, čak i u najsloženijim višejezgrenim sistemima. Tessent Embedded Analytics Analitics nudi vodeće rešenje RISC-V E-Trace u industriji.

Uključenost Siemensa u RISC-V seže do 2016. godine i najranijih dana Fondacije RISC-V (sada RISC-V International); u početku smo bili uključeni kao UltraSOC, sada kao Siemens EDA. UltraSOC i Siemens dali su aktivan i opsežan doprinos razvoju RISC-V ecosystem, uključujući ključne tehničke doprinose standardu RISC-V Efficient Trace (E-TRACE). Naše učešće se nastavlja i danas kroz RISC-V praćenje otklanjanja grešaka i praćenje performansi SIG.

RISC-V je prvobitno dizajniran da podrži istraživanje i obrazovanje računarske arhitekture. Skup instrukcija pokrenut je u maju 2010. godine na Kalifornijskom univerzitetu u Berkliju u formatu otvorenog koda.

Zbog svoje prirode otvorenog koda, programeri su mogli pristupiti i modifikovati arhitekturu procesora bez naknada za licenciranje ili ograničenja. Kompanije su iskoristile priliku da inoviraju sa specijalizovanim hardverskim komponentama za nove aplikacije u vreme kada je potražnja eksponencijalno rasla, zajedno sa bezbednosnim problemima i upravljanjem napajanjem. Sposobnost SoC-ova zasnovanih na RISC-V da rukuju podacima i računanjem u velikim razmerama bila je posebno atraktivna kompanijama koje rade u AI, skladištenju podataka, 5G, automobilskoj industriji i bezbednosti. Druge kompanije gledaju na RISC-V kao rešenje za jeftine ugrađene sisteme, kao što su ivični IoT uređaji, senzori i aktuatori.

Modularna priroda RISC-V arhitekture skupa instrukcija (ISA) omogućava dizajnerima čipova da prilagode svoje uređaje za različita tržišta i aplikacije odabirom grupa instrukcija (ISA ekstenzije). Jedna od ISA grupa proširenja omogućava dizajnerima SoC-a i njihovim kupcima da dodaju sopstvena prilagođena uputstva kako bi ubrzali svoju primenu, obično radi ubrzavanja kritičnih operacija ili gustine koda. RISC-V prilagođena uputstva pružaju dalji pronalazak i diferencijaciju za kompanije na mnogim visoko konkurentnim tržištima. Ova fleksibilnost predstavlja neke izazove verifikacije i validacije kako bi se osiguralo da prilagođavanje ne samo da funkcioniše, već i ne razbije ništa drugo.

Specifikacija Efficient RISC-V Trace uključuje sledeće obavezne karakteristike:

• Trag instrukcija
• Interfejs Hart u enkoder
• Režim praćenja Delta adrese
• Efikasan format paketa

Opcionalne funkcije (ISA ekstenzije) uključuju:

• Penzionisanje sa više instrukcija
• Trag podataka
• Implicitni režim izuzetka
• Režim sekvencijalnog skoka
• Implicitni režim povratka
• Režim predviđanja grane
• Preskakanje ciljnog keša režima
• Režim pune adrese
• Kompresija zasnovana na znakovima
• KSOR kompresija tragova podataka
• Diferencijalna kompresija tragova podataka
• Filtriranje
• Vremenske oznake

Tessent Enhanced Trace Encoder kompanije Siemens EDA uključuje sve obavezne i opcionalne funkcije. Takođe uključuje:

• Trag tačan u ciklusu