Radite efikasnije, razvijajte složenije testove i radite na složenijim topologijama, kao što su rešenja sa više puta, sa više veza. Dobijte maksimalnu produktivnost i fleksibilnost za verifikaciju dizajna nivoa bloka, podsistema i sistema na čipu (SoC).
Naše sveobuhvatno rešenje za verifikaciju sadrži napredno okruženje Univerzalne metodologije verifikacije (UVM) koje uključuje ograničeno generisanje slučajnog prometa, robusne kontrole paketa, veza i fizičkog sloja i ubrizgavanje grešaka, provere i pokrivenost protokola, funkcionalnu pokrivenost, funkcije slične analizatoru protokola za uklanjanje grešaka i metrike analize performansi.
Averi paketi za ispitivanje usklađenosti (CTS) nude efikasno jezgro kroz testove na nivou čipa, uključujući one koji se koriste u radionicama usklađenosti, kao i proširene testove koje je Averi razvio kako bi pokrio karakteristike specifikacija.
Isporučeni proizvodi
- CKSL BFMs
- Paketi ispitivanja usklađenosti
- Korisnički vodič