Številne razvojne ekipe in stranke pričakujejo sledenje procesorja kot minimalno funkcijo SoC, tako da lahko njihovi razvijalci programske opreme zajemajo zapis izvedenih navodil, ki jih je mogoče uporabiti za rekonstrukcijo natančnega zaporedja izvajanja njihovega programa. Skupnost RISC-V je leta 2018 ustvarila specifikacijo Efficient Trace (E-Trace), ki bi zagotovila združljivost v celotnem ekosistemu RISC-V, ki je vključevala učinkovito shemo kodiranja, primerno za procesorje v 21. stoletju. Učinkovita shema kodiranja omogoča razvijalcem, da sledijo velikim količinam podatkov za daljša časovna obdobja, kar razvijalcem omogoča razumevanje vedenja programa, tudi v najbolj zapletenih večjedrnih sistemih. Tessent Embedded Analytics ponuja vodilno rešitev RISC-V E-Trace v panogi.

Siemensova udeležba v RISC-V sega v leto 2016 in prve dni fundacije RISC-V (zdaj RISC-V International); sprva smo bili vključeni kot UltraSOC, zdaj kot Siemens EDA. UltraSOC in Siemens sta aktivno in obsežno prispevala k razvoju ecosystem RISC-V, vključno s ključnimi tehničnimi prispevki k standardu RISC-V Efficient Trace (E-TRACE). Naše sodelovanje se nadaljuje še danes prek RISC-V Debug Trace and Performance Monitoring SIG.

RISC-V je bil prvotno zasnovan za podporo raziskavam in izobraževanju računalniške arhitekture. Nabor navodil se je začel maja 2010 na Kalifornijski univerzi v Berkeleyju v odprtokodni obliki.

Zaradi svoje odprtokodne narave so lahko razvijalci dostopali do arhitekture procesorja in jo spreminjali brez licenčnih stroškov ali omejitev. Podjetja so izkoristila priložnost za inovacije s specializiranimi komponentami strojne opreme za nastajajoče aplikacije v času, ko je povpraševanje eksponentno naraščalo, poleg varnostnih pomislekov in upravljanja energije. Sposobnost SoC-jev, ki temeljijo na RISC-V, za obsežno obdelavo podatkov in računanja je bila še posebej privlačna za podjetja, ki se ukvarjajo z umetno inteligenco, shranjevanjem podatkov, 5G, avtomobilizmom in varnostjo. Druga podjetja RISC-V obravnavajo kot rešitev za poceni vgrajene sisteme, kot so robne naprave IoT, senzorji in aktuatorji.

Modularna narava arhitekture nabora navodil RISC-V (ISA) omogoča oblikovalcem čipov, da prilagodijo svoje naprave za različne trge in aplikacije z izbiro skupin navodil (razširitve ISA). Ena od razširitvenih skupin ISA omogoča oblikovalcem SoC in njihovim strankam, da dodajo lastna navodila po meri za pospešitev njihove uporabe, običajno za pospešitev kritičnih operacij ali gostote kode. Navodila po meri RISC-V zagotavljajo nadaljnji izum in razlikovanje za podjetja na številnih zelo konkurenčnih trgih. Ta prilagodljivost predstavlja nekatere izzive preverjanja in potrjevanja, ki zagotavljajo, da prilagoditev ne le deluje, ampak tudi ne pokvari ničesar drugega.

Specifikacija Efficient RISC-V Trace vključuje naslednje obvezne funkcije:

• Sledenje navodila
• Vmesnik Hart v kodirnik
• Način sledenja naslovov Delta
• Učinkovita oblika paketov

Izbirne funkcije (razširitve ISA) vključujejo:

• Večkratna upokojitev
• Sledenje podatkov
• Implicitni način izjeme
• Način zaporednega skoka, ki ga je mogoče sklepati
• Implicitni način vračanja
• Način napovedovanja podružnice
• Preskakovanje ciljnega predpomnilnika
• Način polnega naslova
• Stiskanje na podlagi znakov
• Stiskanje sledi podatkov XOR
• Diferencialno stiskanje sledi podatkov
• Filtriranje
• Časovni žigi

Tessent Enhanced Trace Encoder podjetja Siemens EDA vključuje vse obvezne in neobvezne funkcije. Vključuje tudi:

• Sled z natančnostjo cikla