ReqTracer

Na tem spletnem seminarju se boste naučili, kako izvajati sočasne trditve s pomočjo SystemVerilog Assertions (SVA) in pridobili globlje razumevanje, kako lahko dopolnjujejo vaše obstoječe metodologije preverjanja.

Harry Foster poudarja ključne ugotovitve študije funkcionalnega preverjanja raziskovalne skupine Wilson iz leta 2022 ter ponuja svojo interpretacijo in analizo današnjih nastajajočih trendov pri oblikovanju in preverjanju ASIC in FPGA.

Na tem spletnem seminarju boste izvedeli, kako omogočata UVM Framework in Questa Verification IP

Ustvarjanje testne mize v enem dnevu, tako da se lahko ekipa osredotoči na ustvarjanje testov in zaključek pokritosti.

Na tem spletnem seminarju bomo preučili načine za ustvarjanje zmogljivih testnih miz za večkratno uporabo, tako da skrijete signale in svojim piscem testov zagotovimo proxy, ki jim omogoča, da takoj začnejo pisati teste.

Na tem spletnem seminarju se boste naučili, kako ustvariti testbench transakcije in razrede komponent, ki jih je enostavno odpraviti in ponovno uporabiti. Za kodo SystemVerilog so prikazana dodatna pravila za preprečevanje pogostih napak.

Na tem spletnem seminarju boste izvedeli, da ima SystemVerilog veliko dinamičnih vrst podatkov in matrik. Pokazalo se vam bo, katere izbrati za preglednice, redke pomnilnike, hash matrike, testne mize in drugo.

Na tem spletnem seminarju se naučite, kako lahko modelirate registre strojne opreme do bitne ravni ali zgradite zapletene vrste podatkov, ki vsebujejo mešanico različnih elementov, kot so logika s 4 stanji, cela števila z dvema stanjema, realna števila in naštetimi tipi.

Na tem spletnem seminarju se boste naučili, kako ustvariti razrede za UVM transakcije, znane tudi kot elementi zaporedja. Pokazalo se vam bo tudi, kje so ti ustvarjeni in uporabljeni v testni mizi in s katerim razredom morate začeti.

Na tem spletnem seminarju se boste naučili ustvariti razrede za zaporedja UVM, ki vsebujejo eno ali več transakcij, kako testni razred zažene zaporedje in kako transakcije tečejo v zaporedje in iz njega v preostanek testne mize.

Na tem spletnem seminarju boste spoznali dve najpogostejši težavi, ko se rezultati reševalcev omejitev ne ujemajo z vašim namenom: kako veljajo pravila za vrednotenje izraza Verilog in kakšen vpliv ima verjetnost na izbiro vrednosti rešitve.

Na tem spletnem seminarju boste spoznali spremembe UVM 1800.2 iz UVM 1.2 in 1.1d, tako da boste lahko pripravljeni sprejeti nov standard. Obravnavali bomo ključne dodatke v UVM 1800.2 in kaj je v novi kuharski knjigi UVM.