Ta razširitev HL-SYC

Na tem spletnem seminarju boste izvedeli, zakaj je formalno preverjanje ključna komponenta za uspeh v dobi Next Normal, kjer je uspeh s prvim prehodom ključnega pomena in zagotavljanje kakovosti v celotnem ciklu preverjanja je bistvenega pomena.

Na tem spletnem seminarju bomo razpravljali o naslednjih tehnikah: Osnovna abstrakcija, nastavitev in optimizacija omejitev, neodvisnost podatkov in nedeterminizem. Te metode so enostavne za uporabo, kar povečuje uspešnost formalne analize.

Na tem spletnem seminarju bomo pokazali, kako lahko z malo oblikovalskega znanja in premišljenosti s vaše strani izkoristite ta dva načela (DI in ND), da svojo formalno analizo zmanjšate na nekaj minut v primerjavi z urami.

Na tem spletnem seminarju vam bomo pokazali, kako uporabljati standardno kodo za preverjanje lastnosti IEEE (SVA) in uradna orodja na voljo za hitro in izčrpno preverjanje prenosa podatkov skozi DUT, ki ustreza specifikaciji.

Na tem spletnem seminarju se boste naučili vrst konstrukcij DUT, ki običajno povzročajo težave s formalno analizo, in kako uporabiti časovno preizkušene tehnike za njihovo varno abstrakcijo, tako da lahko formalno preverjanje hitro doseže zaključek.

Na tem spletnem seminarju vam bomo pokazali, kako napisati optimalne omejitve za formalno analizo; in kako namerno omejiti in preveč omejiti analizo, da boste izvedeli več o učinkovitosti omejitev.

Na tem spletnem seminarju boste izvedeli, kako lahko preverjanje implementacije FPGA pospeši potek načrtovanja, zmanjša testiranje v laboratoriju, omogoči agresivno uporabo optimizacije in dramatično zmanjša tveganja po proizvodnji.

Zaščita vaše strojne opreme je prav tako pomembna kot zaščita programske opreme pred kibernetskimi napadi. Ta seja bo prikazala zgodnje preverjanje varnosti na majhnem modulu intelektualne lastnine (IP), namenjenem integraciji IC.

Na tem spletnem seminarju boste spoznali samodejne formalne aplikacije, ki jih je mogoče uporabiti za reševanje trenutnih izzivov oblikovanja in preverjanja, ki jih običajno opazimo pri razvoju modelov ASIC in FPGA.

Na tem spletnem seminarju bomo pokazali, kako uporabiti avtomatiziran, formalno zasnovan tok, ki zagotavlja popolno pokritost državnega prostora vaših registrov, izčrpno preveriti vedenje in kakršno koli nezakonito vedenje, ne da bi se sploh morali učiti formalnega.

Na tem spletnem seminarju bomo podrobno obravnavali formalno metodologijo, ki se osredotoča na ABC formalnih: (A) abstrakcija, (B) lov na hrošče in dokazila o gradnji ter (C) pokritost v okviru preverjanja premoženja.

Na tem spletnem seminarju boste videli, kako uporabniku prijazne formalne aplikacije napredujejo do prvih korakov formalnega preverjanja lastnine; praktično idejo o izčrpnem formalnem preverjanju na ravni modula do obljube razvoja, ki temelji na lastnini.

Na tem spletnem seminarju bomo delili celovito statično in formalno temelječo metodologijo, ki uporablja samodejno aplikacijo Questa X-Check, ki oblikovalskim skupinam omogoča, da na začetku procesa oblikovanja RTL povzročijo težave »X«.

Na tem spletnem seminarju se boste naučili, kako uporabiti formalno analizo, da poiščete in odpravite čim več funkcionalnih napak, s čimer boste na koncu izboljšali kakovost vašega končnega izdelka in zmanjšali tveganje ponovnih vrtljajev.

Na tem spletnem seminarju boste izvedeli, zakaj uporaba formalne zgodnje faze razvoja skrajša celoten cikel preverjanja, tako da najdete in odpravite večino napak med razvojem, namesto da bi pozneje v igri preverjanja.