EDA platforma za preverjanje IC in optimizacijo DFM

Ne samo, da se je število preverjanj pravil oblikovanja povečalo, ampak so se vrste in operacije preverjanja drastično povečale, kar je spodbudilo potrebo po več in hitrejših izračunih, hkrati pa ohranjajo natančnost in natančnost.

Gosta in hierarhična postavitev, naraščajoča kompleksnost vezja in zapletena pravila livarstva pomenijo zagon in odpravljanje napak LVS in parazitikov, da se zagotovi predvidljivost vezja, je lahko dolgotrajno in veliko virov.

Zaradi večje zapletenosti oblikovanja in večje osredotočenosti na zanesljivost na vseh ravneh oblikovanja čipov, od IP do polnega čipa, je natančno in popolno preverjanje vprašanj zanesljivosti IC bistveno, vendar zahtevno.

Optimizacija DFM pomaga oblikovalcem uravnotežiti moč, zmogljivost in območje z izdelljivostjo, vendar je dosledna uporaba več optimizacijskih strategij pogosto težka in zahtevna naloga.

Oblikovalci morajo med celotnim tokom načrtovanja upravljati in krmariti med več orodji za načrtovanje in preverjanje. Ročni pozivi, koda vmesnika po meri in pomanjkanje dosledne predstavitve zmanjšujejo produktivnost in enotnost.