all
C++/SystemC Synthesis
Celovit pretok HLS, ki uporablja C++ ali SystemC kot vhod za načrtovanje in optimalno cilja na implementacije ASIC, eFPGA ali FPGA, nastavljene za frekvenčno in ciljno tehnologijo.
Sinteza in preverjanje na visoki ravni
Siemensova platforma za sintezo na visoki ravni (HLS) in preverjanje (HLV) izboljša vašo zasnovo ASIC in FPGA in tok preverjanja v primerjavi s tradicionalnim RTL. Uporaba C++ ali SystemC Catapult zagotavlja vrhunsko kakovost rezultatov glede zmogljivosti, moči in območja, poleg edinstvenih rešitev HLV.
TRENDI IN TEHNOLOGIJE
Oblikovanje in preverjanje RTL sta prepočasna in draga
Produktivnost RTL, zlasti za nove in zapletene bloke z dodano vrednostjo, se je ustavila. Izzivi oblikovanja in preverjanja pri ustvarjanju novih in novih arhitektur, ki prinašajo prednosti silicija za brezžično, 5G, AI/ML, avtomobilsko obdelavo ali obdelavo video/slik, oblikovalskim skupinam ne olajšajo življenja.
Raziskovanje arhitekture
Ali bo vaša strojna oprema omejena z zmogljivostjo sistema? Ste izbrali pravo temeljno arhitekturo spomina? Ali pa ste izvedeli šele med integracijo sistema? Sinteza na visoki ravni pospešuje vaše načrtovanje raziskovanja vesolja.
Optimalna zmogljivost in območje moči
Zagotavljanje optimalnega ravnovesja zmogljivosti, moči in območja za vaše potrebe oblikovanja je težko. Premalo zmogljivosti, preveč moči ali preveč površine in morda boste zamudili cikel izdelka. Izkoristite HLS za boljše in hitrejše oblikovanje.
Ali še vedno odpravljate odpravljanje napak RTL?
Odkrivanje napak pozno v RTL pomeni zamujene priložnosti, manj konkurenčen silicij, odpravljanje zamud in ECO glavobole. Zasnova in preverjanje Catapult HLS zagotavlja prave zasnove RTL za prvi čas z nižjimi stroški strežnikov in orodij.
VIRTUALNI HLS SEMINAR
Stranke Catapult razpravljajo o svoji uporabi HLS v resničnem svetu
V zadnjih nekaj letih je prišlo do eksplozije pri sprejetju HLS za oblikovanje čipov, ki jo je povzročila vse večja zapletenost oblikovanja in preverjanja ter čas za tržne pritiske. Catapult HLS omogoča oblikovalcem, da svoje čipe hitreje prenesejo na trg s skrajšanjem celotnega poteka zasnove in preverjanja.
Katapultne High-Level Synthesis Solutions
Rešitve Catapult High-Level Synthesis zagotavljajo podporo za jezik C ++ in SystemC, neodvisnost FPGA in ASIC, oceno in optimizacijo moči ASIC ter najnovejšo fizično ozaveščeno področje več VT in optimizacijo zmogljivosti za dvig vaših modelov.
High-Level Verification Solutions Catapult
Pospešite pretok preverjanja na visoki ravni (HLV) z znanimi in zaupanja vrednimi metodami s pomočjo platforme Catapult HLV. Zmanjšajte celoten čas in stroške preverjanja SoC za do 80% z uporabo preverjanja zasnove na visoki ravni, kode/funkcionalne pokritosti ter statičnih in formalnih metod.
Knjižnica virov
Katapultna sinteza na visoki ravni
Ugotovite, kako vam platforma za sintezo in preverjanje na visoki ravni Catapult omogoča, da naredite več in to naredite bolje. Preberite več o AI/ML, globokem učenju, računalniškem vidu, komunikacijah, videu in še več. Siemensova orodja za sintezo in preverjanje na visoki ravni (HLS in HLV) zagotavljajo konkurenčno prednost, ki jo potrebujete.
