Katapultni dogodki za sintezo in preverjanje na visoki ravni

Vgrajeni sistemi zahtevajo več računalniške moči, kot jo lahko zagotovijo procesorji. Strojni pospeševalniki ponujajo rešitev. Ta seja raziskuje HLS, spreminja C ++ v RTL za ASIC/FPGA, z resničnimi primeri v ML in obdelavi slik.

Ta pogovor bo opisal, kako uporabiti sintezo na visoki ravni (HLS) za razvoj prilagojenih pospeševalnikov AI, usmerjenih v tehnologijo ASIC ali FPGA. Naučite se, kako lahko praktično uvedete sklepanje umetne inteligence v svojih robnih sistemih.

Ta delavnica bo obravnavala sintezo na visoki ravni in njene prednosti pri hitri in natančni proizvodnji strojnih pospeševalnikov. Pokazali bomo načrtovanje in preverjanje algoritma Wakeword po korakih z uporabo HLS.

Raziščite arhitekturo in mikroarhitekturo SoftMAX, da uravnotežite zmogljivost, območje in vire za sklepanje robov. Odkrijte agilne poteke oblikovanja FPGA, da boste sledili razvijajočim se algoritmom.

Ta praktična seja vas bo predstavila sintezo na visoki ravni, tehnologijo, ki pretvori funkcijo C ++ v izvedbo strojne opreme. Ustvarili boste koprocesor RISC-V in ga vključili v zasnovo Rocket Core.

Odkrijte sintezo na visoki ravni in njene prednosti pri hitri in natančni izdelavi strojnih pospeševalnikov. Pokazali bomo podrobno zasnovo in preverjanje algoritma Wake Word z uporabo HLS.

Pridružite se nam, da raziščete zmogljivosti EDA AI in vidite, kaj prinaša prihodnost. Razpravljali bomo o veliki viziji namensko zgrajene centralizirane platforme EDA AI.

Ta delavnica bo obravnavala sintezo na visoki ravni in njene prednosti pri hitri in natančni proizvodnji strojnih pospeševalnikov. Pokazali bomo načrtovanje in preverjanje algoritma Wakeword po korakih z uporabo HLS.

Pridobite dragocen vpogled v izzive in rešitve uvajanja ML v strojni opremi. Razumejte, kako HLS in hls4ml racionalizirata razvoj pospeševalnikov strojne opreme, ki temeljijo na nevronskih omrežjih, in sta bistvenega pomena za prihodnost industrije.

User2User je vaša priložnost za učenje, rast in povezovanje s kolegi tehničnimi strokovnjaki, ki oblikujejo vrhunske izdelke z orodji Siemens EDA.

Naučite se uporabljati HLS za pretvorbo C ++ v RTL za ASIC/FPGA, kar omogoča pospeševalnike po meri. Seja zajema najboljše prakse HLS in primere iz resničnega sveta pri obdelavi ML in slik za vgrajene sisteme.

Raziščite sintezo na visoki ravni za hitro in natančno ustvarjanje pospeševalnika strojne opreme. Oblikovanje in preverjanje RTL bomo zajeli z algoritmom Wakeword in predstavili Catapult AI NN, ki bo HLS razširil na Python za hitrejši razvoj AI HW.

Pridružite se nam na DVCon US: udeležite se naših kratkih delavnic, kosila, prispevkov in plakatov. Obiščite nas na stojnici 301 in izvedite, kako vam lahko Siemens pomaga hitreje oblikovati pametnejšo prihodnost.

Obiščite Siemens EDA in se osredotočite na praktične uporabe jezikov, orodij, metodologij in standardov za načrtovanje in preverjanje elektronskih sistemov in integriranih vezij za izboljšanje lastnih tokov.

Obiščite Siemens EDA in se osredotočite na praktične uporabe jezikov, orodij, metodologij in standardov za načrtovanje in preverjanje elektronskih sistemov in integriranih vezij za izboljšanje lastnih tokov.

Pridite si oglejte glavno besedo Ankurja Gupte: Kako AI na novo definira polprevodniško zasnovo za rob
Torek, 10. septembra ob 11:15

Obiščite Siemens EDA in se osredotočite na praktične uporabe jezikov, orodij, metodologij in standardov za načrtovanje in preverjanje elektronskih sistemov in integriranih vezij za izboljšanje lastnih tokov.

Obiščite Siemens EDA in se osredotočite na praktične uporabe jezikov, orodij, metodologij in standardov za načrtovanje in preverjanje elektronskih sistemov in integriranih vezij za izboljšanje lastnih tokov.

Ta pogovor bo pokazal, kako je mogoče HLS uporabiti za hitro ustvarjanje in oceno več implementacij RTL za pospeševalnik AI iz enega algoritemskega opisa.

Obiščite Siemensove strokovnjake za avtomatizacijo elektronskega oblikovanja (EDA) na DAC 2024, 23. in 27. junija 2024 v San Franciscu v Kaliforniji.

Povpraševanje po računalniški energiji v vgrajenih sistemih narašča. Premikanje funkcij na pospeševalnike HW je ključnega pomena. HLS avtomatizira s pretvorbo funkcij C ++ v opise HW za ASIC ali FPGA, kar povečuje učinkovitost v IP in ML.

Udeležite se naše informativne vadnice, kosila, delavnic, prispevkov in plakatov ter obiščite našo razstavno stojnico in izvedite, kako vam lahko Siemens pomaga hitreje oblikovati pametnejšo prihodnost.

Pokazali bomo, kako lahko HLS uporabimo za selitev določenih funkcij iz sklopa 5G L1 iz SW v HW. HLS lahko omogoči praktične uvajanje 5G, ki sicer morda ne bi bile možne.

V tem praktičnem razredu bodo udeleženci razvili pospeševalnik sklepanja s pomočjo HLS. Udeleženci bodo pridobili razumevanje, kako ustvariti pospeševalnik sklepanja po meri in koristi, ki jih lahko prinese vgrajenemu sistemu.

Odkrijte neprimerljivo prepoznavnost in vpogled v kompleksno funkcionalno vedenje AI SoC ekipe Tessent Embedded Analytics pri AIHW ter spoznajte izkoriščanje moči arhitekture RISC-V za zasnove, ki temeljijo na ASIC in FPGA.

Catapult in PowerPro sta imela letos na DAC kar nekaj sej, na katerih je bila seja NVIDIA in druga iz Telechips. Uporabite spodnje povezave na zahtevo, da si ogledate naše predstavitve na stojnici.

C.E.A. predstavlja metodologijo, ki premosti odprtokodni okvir DL N2D2 in Catapult HLS, da pomaga zmanjšati proces načrtovanja strojnih pospeševalnikov, kar omogoča sledenje novim algoritmom AI.

Telekhipi so zasnovali AXI4 master IP, ki ustreza popolnim specifikacijam AXI4 z uporabo C++ HLS, zagotavlja programski podoben dostop do blokov DMA, hkrati pa dosega visoko zmogljivost z uporabo več izjemnih in razpršenih.

Sinteza na visoki ravni je bila precej vroča tema na U2U v Severni Ameriki in Evropi. Oglejte si vse naše seje U2U 2023.

Izvedite več o spletnem seminarju »Arhitekturne izboljšave za nizko porabo in funkcionalno varnost pospeševalnikov CNN podatkovnega toka z uporabo HLS«.

Naučite se, kako sta C ++ in SystemC/matchlib HLS več kot le pretvorba SystemC v RTL. Zajemali bomo izbiro jezika, raziskovanje arhitekture, oceno moči in optimizacijo, ki zagotavljajo konkurenčno RTL hitro in poceni.

Oblikovni tok, vključno s skupnim dizajnom HW/SW in HLS, ki razvijalcem omogoča preselitev računalniških intenzivnih funkcij iz SW, ki deluje na vgrajenem procesorju, na pospeševalnik, ki temelji na HW kot ohlapno povezano periferno napravo, ki temelji na vodilu.

Naučite se, kako lahko uporabite sintezo na visoki ravni za prehod iz Pythona na sintetiziran RTL, da bi hitreje in lažje namestili pospeševalnik umetne inteligence po meri, kot ste mislili, da je to mogoče.

Cornell predstavlja HiSparse: pospeševalnik množenja gosteh vektorjev z redko matriko. Z uporabo implementacije in simulacije HLS njihovi redki pospeševalniki zagotavljajo obetavno pospeševanje s povečano pasovno širino in energetsko učinkovitostjo.

FNAL prikazuje, da je mogoče model samodejnega kodirnika NN implementirati v ASIC, ki je odporen na sevanje, za izvedbo stiskanja podatkov z izgubo. To olajša težavo s prenosom podatkov, hkrati pa ohrani kritične informacije o energetskem profilu detektorja.

Standardi 5G odpirajo svet razvoja strojne opreme vsem, ki lahko izdelajo najboljše in stroškovno učinkovite izdelke. Catapult, Questa in Veloce omogočajo integrirane, zanesljive rešitve oblikovanja in preverjanja za načrtovanje sistema 5G.

、、、、、»～ ～«、、。

Na tem spletnem seminarju bomo delili ta nov model zasnove strojne opreme, ki temelji na podatkih, ki proizvaja dramatično boljšo strojno in programsko opremo — tesno optimizirano za določene aplikacije.

Ta vadnica bo prikazala transformacijo algoritma HLS na primeru algoritma iz popolne implementacije programske opreme do visoko zmogljive in učinkovite izvedbe z mešanico strojne in programske opreme.

Pregled, kaj je HLS in kako ga je mogoče uporabiti za ustvarjanje pospeševalnikov, specifičnih za aplikacije. Pokazal bo, kako je mogoče te pospeševalnike integrirati v sistem, ki temelji na procesorju z vidika strojne in programske opreme.

HLS omogoča pravo sooblikovanje HW/SW z omogočanjem natančne particije

raziskovanje in zamenjava funkcionalnosti med SW in HW pospeševalnikom na

optimizirati promet vodila, izkoriščanje pomnilnika in obremenitev procesorja.

Ta pogovor bo raziskal, kako se lahko HLS uporablja za zagotavljanje podatkov, potrebnih za sprejemanje kritičnih odločitev o kompromisu pri oblikovanju, in zajel, kako lahko HLS omogoči preverjanje sistema v toku MBSE in kako lahko HLS ublaži tveganja dobavne verige.

Da bi razumeli, kateri tok Catapult HLS je bolj primeren za naše potrebe pri JPL-NASA, smo implementirali jedro za obdelavo slike Harris Corner Detector tako v nečasovnem C ++ kot v časovni SystemC. Predstavljene bodo lekcije, pridobljene iz vsakega toka.

Ta vadnica bo obravnavala vprašanje kakovosti oblikovanja z edinstvene perspektive.

Ta delavnica bo prikazala primer oblikovanja, ki poteka na različnih ravneh abstrakcije, pri čemer bo raziskal različne cilje preverjanja, ki jih je mogoče doseči na vsaki stopnji procesa načrtovanja.

Harvard osvetljuje njihovo agilno metodologijo sooblikovanja algoritmov in strojne opreme in sopreverjanja, ki jo powered by High-Level Synthesis, kar jim je omogočilo, da so zmanjšali prizadevanja za oblikovanje sprednjega dela VLSI za več vrst.

Ta seja bo pokazala, kako ustvariti različne vrste pospeševalnikov s pomočjo HLS in kako jih vključiti v zasnove procesorjev RISC-V. Kot primera bosta uporabljena algoritma za sklepanje AI in algoritem šifriranja.

Uvajanje algoritma v strojni opremi zahteva razumevanje algoritma in njegovih odvisnosti od podatkov. Opisali bomo avtomatizirani način pridobivanja teh vpogledov iz opisa C ++ z avtomatizirano potjo do RTL prek HLS.

Uvajanje algoritma v strojni opremi zahteva razumevanje algoritma in njegovih odvisnosti od podatkov. Opisali bomo avtomatizirani način pridobivanja teh vpogledov iz opisa C ++ z avtomatizirano potjo do RTL prek HLS.

Ta spletni seminar prikazuje, kako lahko hitreje dosežemo celovito preverjanje na višji ravni abstrakcije, vendar še vedno uporabimo znane in zaupanja vredne tehnike preverjanja RTL.