Optimizirajte
Kooptimizacija za moč, zmogljivost, površino, stroške in zanesljivost med silicijem, paketom, interpozerjem in tiskanimi tiskanimi ploščami

Integrirana rešitev za pakiranje IC, ki zajema vse, od načrtovanja in izdelave prototipov do podpisovanja različnih integracijskih tehnologij, kot so FCBGA, FOWLP, 2.5/3DIC in druge. Naše rešitve za pakiranje 3D IC vam pomagajo premagati omejitve monolitnega skaliranja.
Industrija polprevodnikov je v zadnjih 40 letih dosegla velik napredek v tehnologiji ASIC, kar je privedlo do boljših zmogljivosti. Toda ko se Mooreov zakon približuje svojim mejam, je skaliranje naprav vse težje. Krčenje naprav zdaj traja dlje, stane več in predstavlja izzive v tehnologiji, oblikovanju, analizi in proizvodnji. Tako vstopi v 3D IC.
3D IC je nova paradigma oblikovanja, ki jo poganja manjši donos skaliranja tehnologije IC, AKA Mooreov zakon.
Možnosti vključujejo razčlenitev sistema na čipu (SOC) na manjše podfunkcije ali komponente, znane kot »čipleti« ali »trdi IP«, in uporabo več matric za premagovanje omejitev, ki jih nalaga velikost mreže.
Doseženo s približevanjem pomnilniških komponent procesorskim enotam, kar zmanjšuje razdaljo in zakasnitev pri dostopu do podatkov. Komponente je mogoče zložiti tudi navpično, kar omogoča krajše fizične razdalje med njimi.
Heterogena integracija ima več prednosti, vključno z možnostjo mešanja različnih procesnih in tehnoloških vozlišč ter zmožnostjo izkoriščanja 2.5D/3D montažnih platform.
Naše 3D IC oblikovalske rešitve podpirajo arhitekturno načrtovanje/analizo, načrtovanje/preverjanje fizičnega načrtovanja, električno analizo in analizo zanesljivosti ter preskusni/diagnostično podporo s predajo proizvodnje.

Popoln sistem za heterogeno sistemsko načrtovanje, ki ponuja prilagodljivo logično ustvarjanje za brezhibno povezljivost od načrtovanja do končnega sistema LVS. Funkcionalnost talnega načrtovanja podpira skaliranje kompleksnih heterogenih modelov.

tve dosežite hitrejše čase oblikovalskega cikla in pot do trajanja z usmerjevalnostjo načrtovanja in zapiranjem PPA. Optimizacija v hierarhiji zagotavlja najvišjo raven časovnega zaprtja. Optimizirane specifikacije oblikovanja zagotavljajo boljši PPA, certificiran za napredna vozlišča TSMC.

Ena platforma podpira napredno zasnovo SIP, čipleta, silicijevih vmesnikov, organskih in steklenih podlag, kar skrajša čas oblikovanja z napredno metodologijo ponovne uporabe IP. Konstrukcijsko preverjanje skladnosti SI/PI in procesnih pravil odpravlja ponovitve analize in odpisovanja.

Ta rešitev preverja mrežni seznam sklopov paketov glede na »zlato« referenčno mrežno listo, da se zagotovi funkcionalna pravilnost. Uporablja avtomatiziran potek dela s formalnim preverjanjem, ki v nekaj minutah preveri vse medsebojne povezave med polprevodniškimi napravami, kar zagotavlja visoko natančnost in učinkovitost.


Toplotna rešitev, ki pokriva tranzistorsko do sistemsko raven in lestvice od zgodnjega načrtovanja do odpisa sistema, za podrobno toplotno analizo na ravni izklopa z natančnimi pogoji paketa in mejnih pogojev. Zmanjšajte stroške tako, da zmanjšate potrebo po testnih čipih in pomagate prepoznati težave z zanesljivostjo sistema.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
knjižnic in oblikovalskih podatkov, specifičnih za ECAD. Zagotavlja varnost in sledljivost podatkov WIP z izbiro komponent, distribucijo knjižnic in ponovno uporabo modela. Brezhibna integracija PLM za upravljanje življenjskega cikla izdelkov, usklajevanje proizvodnje, zahteve za nove dele in upravljanje sredstev.

Upravljajte z več matricijami/čipleti s testiranjem na ravni in na ravni zlaganja, kar podpira standarde IEEE, kot so 1838, 1687 in 1149.1. Omogoča popoln dostop do matrike v paketu, validacije testov rezin in razširja 2D DFT na 2.5D/3D, z uporabo omrežja Tessent Streaming Scan Network za brezhibno integracijo.

Odpravite čas, porabljen za razvoj in vzdrževanje funkcionalnih modelov vodila po meri (BFM) ali komponent za preverjanje. Avery Verification IP (VIP) omogoča skupinam System in System-on-Chip (SoC), da dosežejo dramatične izboljšave produktivnosti preverjanja.

Inteligentna platforma IC po meri Solido, ki jo poganja lastniška tehnologija, ki podpira AI, ponuja vrhunske rešitve za preverjanje vezja, zasnovane za reševanje izzivov 3D IC, izpolnjevanje strogih zahtev glede signalne, moči in toplotne celovitosti ter pospešitev razvoja.

Zagotovite zanesljivost medsebojnih povezav in odpornost ESD z obsežnimi meritvami upora od točke do točke (P2P) in gostote toka (CD) v matrici, vmesniku in embalaži. Upoštevajte razlike v metodologiji procesnega vozlišča in ESD z močno povezavo med zaščitnimi napravami.
Čip je zasnovan z razumevanjem, da bo povezan z drugimi čipleti znotraj paketa. Bližina in krajša medsebojna razdalja pomenita manjšo porabo energije, pomeni pa tudi usklajevanje večjega števila spremenljivk, kot so energetska učinkovitost, pasovna širina, območje, zakasnitev in višina tona.
Kooptimizacija za moč, zmogljivost, površino, stroške in zanesljivost med silicijem, paketom, interpozerjem in tiskanimi tiskanimi ploščami
Omogočite inženirje oblikovanja z dostopnimi tehnologijami, ki zmanjšujejo odvisnost od strokovnjakov
Prilagodljivost za upravljanje in komuniciranje heterogenih podatkov med skupinami v celotnem podjetju ter ohranjanje digitalne kontinuitete
Odpravite ponovitve z zgodnjim vpogledom v nadaljnje delovanje in učinke procesa s stalnim preverjanjem
vanja in preverjanja heterogene embalaže Uporab
a kompletov za oblikovanje čipov, ki pomagajo utrti pot za heterogeno integracijo 3D IC
Heterogeno oblikovanje metode za 3D ICObrnite se z vprašanji ali komentarji. Tukaj smo, da pomagamo!