Návrh a overenie DDRx

Analýza rozhraní DDR

Rozhrania DDR obsahujú viacero skupín signálov, z ktorých každá má jedinečné požiadavky na kvalitu signálu. Majú tiež relatívne časové vzťahy medzi skupinami signálov, ktoré je potrebné uspokojiť. Všetky signály vo všetkých skupinách je potrebné analyzovať, aby sa zabezpečilo, že návrh bude fungovať podľa zamýšľania. Na obrázku zobrazenom tu je viac ako 64 signálov vrátane hodín, príkazu/adresy, údajov, dátových stroboskopov a stavu. Problém s kvalitou signálu alebo načasovaním akéhokoľvek jediného signálu má potenciál spôsobiť, že celé rozhranie bude nefunkčné.

Našťastie sú rozhrania DDR spojené so špecifikáciami JEDEC, ktoré dokumentujú požiadavky na rozhranie - ale iba pre stranu DRAM rozhrania. JEDEC nešpecifikuje Vstupno-výstupný signál alebo požiadavky na časovanie regulátora, takže rôzne regulátory budú mať jedinečné správanie, ktoré je potrebné zohľadniť pri analýze. Napríklad ovládače môžu vykonávať deskewing na báze rozhrania, bajtu, okryznutia alebo jednotlivých bitov - alebo vôbec nie.

Zabezpečenie fungovania rozhrania si vyžaduje splnenie požiadaviek na kvalitu signálu a načasovanie pre všetky signály a medziskupinové vzťahy vrátane správania špecifického pre ovládače. Vyžaduje si to simuláciu všetkých signálov a údajov o následnom spracovaní priebehov vlny na extrahovanie očných meraní a prepojenie letových časov na použitie pri výpočtoch časovania. Vykonanie tejto analýzy pre kompletné rozhranie DDR je ťažké, pretože sú zahrnuté desiatky signálov. V ideálnom prípade by táto analýza mala byť plne automatizovaná z dôvodu zložitosti a počtu potrebných krokov analýzy.

Návrh a overovanie DDR analyzujúce rozhrania DDR4 a DDR5, ktoré vypočítavajú špecifikácie JEDEC zobrazené ako snímka obrazovky z HyperLynx.

Automatizované overovanie plného rozhrania po rozložení

Počítačové rozhranie s grafmi, grafmi a vizualizáciami údajov na viacerých obrazovkách

HyperLynx plne automatizuje overovanie DDR po rozložení v plnom rozhraní kombináciou automatizovanej extrakcie topológie rozloženia s pokročilou simuláciou uvedomujúcou protokoly DDR, komplexným následným spracovaním tvaru vlny a generovaním zostáv.

Overovanie HyperLynx DDR ponúka viacero úrovní presnosti modelovania rozloženia, čo vám umožňuje zapnúť/vypnúť rôzne fyzikálne javy a zistiť ich individuálny vplyv na celkový výkon systému. Automatizované analytické toky sú plne integrované s technológiou HyperLynx Advanced Solvers, ktoré poskytujú presné modelovanie neideálnych spätných ciest, zdieľania spätného prúdu a vplyvu simultánneho prepínacieho šumu (SSN). Najlepšie zo všetkého je, že modelovanie rozloženia je plne automatizované - stačí zadať signály záujmu, kritériá na považovanie signálov za agresorov - a HyperLynx robí zvyšok.

Overovanie po rozložení HyperLynx DDR vykonáva analýzu špecifickú pre protokol založenú na vybranej technológii DRAM a charakteristikách ovládača a vytvára podrobnú správu HTML, ktorá vám povie, čo prešlo, čo zlyhalo a o koľko.

Analýza návrhu pred rozložením

Analýza návrhu PCB pred rozložením HyperLynx DDR zobrazujúca navrhované rozloženie a analýzu podmnožiny stopových signálov.

Po definovaní vhodnej stratégie smerovania je možné obmedzenia zachytiť graficky a automaticky preniesť do rozloženia.

Keď sa rýchlosti DDR zvyšujú, napätie a časové okraje naďalej klesajú, takže pred začatím rozloženia je nevyhnutné dôkladne preskúmať dizajnový priestor so simuláciou. Väčšina metodík analýzy DDR sa zameriava takmer výlučne na analýzu pred rozložením, kde sa analyzuje niekoľko signálov, aby predstavili, ako bude fungovať celé rozhranie.

Počas analýzy pred rozložením je kriticky dôležité modelovať dizajn, pretože bude skutočne postavený namiesto idealistickej reprezentácie, ktorú nemožno prakticky rozložiť ani vyrobiť. HyperLynx je tesne integrovaný so softvérom Z-Planner (TM) spoločnosti Z-Zero, aby sa zabezpečilo, že charakteristiky skladovania a sledovania dizajnu predstavujú fyzickú realitu, ktorú je možné realizovať u konkrétneho dodávateľa fabov.

Analýza pred rozložením je interaktívny proces, v ktorom dizajnéri vytvárajú navrhovanú topológiu rozloženia, spúšťajú analýzu, kontrolujú výsledky a iterujú. Je dôležité, aby proces analýzy uvádzal napätie a časové okraje návrhu, pretože sa budú skutočne merať v kontexte systému. Analýza predbežného rozloženia HyperLynx je založená zo schématického editora LineSim, ktorý umožňuje dizajnérom preskúmať účinky poradia smerovania, ukončenia, smerovania vrstiev prostredníctvom geometrií a dĺžky/geometrie/medzier stopy na výkon ich dizajnu.

Jednotná analýza predbežného rozloženia a následného rozloženia

Analýza pred rozložením definuje súbor usmernení pre rozloženie, ktoré by mali umožniť správnu prácu systému, ak bol prieskum pred rozložením komplexný a pravidlá rozloženia boli úplne dodržané. Overovanie po rozložení analyzuje správanie návrhu tak, ako bol skutočne navrhnutý, pričom zachytáva prípady, keď sa pokyny nedodržali správne alebo jednoducho neboli dostatočne komplexné.

Obe formy analýzy sú dôležité. Preskúmanie pred rozložením pomáha optimalizovať úsilie o rozloženie a zabrániť nadmernému prepracovaniu Overovanie po rozložení pomáha zabezpečiť, aby bol dizajn pripravený na overenie prototypu a neobsahuje problémy, ktoré spôsobia zlyhanie v laboratóriu, kde ladenie, aktualizácia a opätovné spracovanie sú časovo náročné a nákladné.

Prieskum pred rozložením stanovuje očakávania týkajúce sa toho, ako bude návrh fungovať a aké budú prevádzkové marže. Overovanie po rozložení musí vykonať rovnaký analytický proces a vykazovať výsledky rovnakým spôsobom ako prieskum pred rozložením, takže tieto dve sady výsledkov je možné ľahko porovnať. V ideálnom prípade by mal byť proces analýzy plne automatizovaný vzhľadom na zložitosť a počet krokov v procese. Presne to robí analýza HyperLynx DDR - použite rovnaký automatizovaný tok analýzy, ktorý vykazuje rovnaké výsledky v rovnakom formáte - aby sa všetky problémy, ktoré vznikli počas rozloženia, mohli rýchlo izolovať a vyriešiť.

Obrázok softvéru na analýzu pred rozložením HyperLynx zobrazujúci optimalizáciu a overenie signálov.

Komplexné vykazovanie výsledkov simulácie

Softvérové rozhranie s grafmi, grafmi a dátovými tabuľkami zobrazujúcimi finančné alebo analytické informácie

Analýza HyperLynx DDR vytvára komplexnú správu, ktorá uvádza analyzované signály a ukazuje, čo prešlo, čo zlyhalo a o koľko.

Výsledky sú prezentované v hypertextovom formáte HTML usporiadanom podľa kariet, ktoré zahŕňajú čítanie údajov, zápis údajov, adresu/príkaz, diferenciálne signály, skreslenie DQ/DQS a grafy očného diagramu. Samostatná karta súhrnu zobrazí celkovú správu do tabuľky hlavných výsledkov. Každá karta zostavy zobrazuje požadované a namerané hodnoty pre parametre JEDEC a parametre špecifické pre ovládač spolu s hypertextovými odkazmi, ktoré umožňujú používateľom zobraziť podrobnosti merania v interaktívnom prehliadači priebehov vlny. Výsledky sú filtrovateľné a triediteľné, čo umožňuje dizajnérom rýchlo určiť minimálne/maximálne hodnoty a izolovať problémové oblasti.

Samostatný interaktívny prehliadač očných diagramov predstavuje hlavné výsledky zo zostavy v tabuľkovej forme, čo umožňuje návrhom vykresliť očný diagram výberom signálneho riadku v tabuľke. Tabuľka je filtrovateľná a triediteľná, podobne ako v správe HTML. Môže sa zobraziť vhodná očná maska špecifická pre protokol, ktorá zobrazuje napätie a časové okraje signálu.

Pokročilá analýza DDR s ohľadom protokolu

Analýza DDR s plným rozhraním je komplexný proces špecifický pre protokol a zariadenie. Presný analytický proces, merania priebeh vlny a výpočet časovania sa líšia v závislosti od použitej technológie DRAM a regulátora. HyperLynx rozumie požiadavkám protokolu pre technológie DDR-2,3,4,5 a LPDDR-2,3,4,5 vrátane vyrovnávacích (registrovaných) pamätí DDR5. HyperLynx používa kombináciu modelov časovania a možností nastavenia sprievodcu analýzou na stanovenie schopností ovládača a spôsobu konfigurácie analýzy. Funkcie ovládača špecifikované prostredníctvom sprievodcu analýzou zahŕňajú načasovanie adresy 1T/2T, vyrovnanie čítania a zápisu, nastavenie dynamického ukončenia, možnosti deskewing DQ/DQS a ďalšie.

S rastúcou dátovou rýchlosťou sa interakcie medzi signálmi a sieťou dodávky energie (PDN) stávajú dôležitejšími a môžu spotrebovať značnú časť dostupnej prevádzkovej rezervy dizajnu. Modelovanie týchto efektov vyžaduje presný simulačný model pre kombinovanú sieť dodávky signálu a energie. Analýza HyperLynx DDR je bezproblémovo integrovaná s hybridným riešiteľom HyperLynx Advanced Solvers na generovanie týchto simulačných modelov. Pri analýze Power-Aware môžu byť z analýzy selektívne zahrnuté alebo vylúčené účinky neideálnych spätných dráh signálu, zdieľania prúdu spätnej dráhy a simultánneho spínania šumu, čo umožňuje kvantifikovať veľkosť ich vplyvu na prevádzkové marže.

Pamäť DDR5 predstavuje úplne novú kapitolu v modelovaní a simulácii DDR v dôsledku zahrnutia vyrovnávacích obvodov do prijímačov zariadení. To si vyžaduje novú generáciu simulačných modelov DDR5 (IBIS-AMI) a simulačných techník. DDR5 navyše nariaďuje výpočet okrajov očí pri pravdepodobnostiach 1e-16, čo nie je možné pri konvenčných simulačných technikách DDR. HyperLynx plne podporuje simulačné modely DDR5 IBIS-AMI s najnovšími funkciami a podporuje viacero simulačných metód, aby poskytovali rôzne kompromisy medzi rýchlosťou a presnosťou simulácie. HyperLynx tiež umožňuje používať modely IBIS-AMI s jednokoncovými analógovými ovládačmi, ktoré majú rôzne impedancie stúpa/pádu a rýchlosti okrajov - niečo, čo nie je natívne súčasťou samotnej špecifikácie IBIS-AMI.

Snímka obrazovky HyperLynx DDR4 a DDR5 zobrazujúca analýzu protokolu a výpočty časovania pre čipovú sadu DRAM.

Rozšírená analýza DDR5 od spoločnosti HyperLynx podporuje simultánne modelovanie asymetrie vzostupu/pádu a výpočet výsledkov až do 1e-16, čo spĺňa najprísnejšie požiadavky špecifikácie DDR5.

Návrh a overenie DDRx