ReqTracer

Na tomto webinári sa dozviete, ako implementovať súbežné tvrdenia pomocou SystemVerilog Assertions (SVA) a získate hlbšie pochopenie toho, ako môžu dopĺňať vaše existujúce overovacie metodiky.

Harry Foster zdôrazňuje kľúčové zistenia zo štúdie funkčného overovania výskumnej skupiny Wilson Research Group z roku 2022 a poskytuje svoju interpretáciu a analýzu za dnešnými vznikajúcimi trendmi v dizajne a overovaní ASIC a FPGA.

Na tomto webinári sa dozviete, ako umožňuje UVM Framework a Questa Verification IP

Vytvorenie testovacieho stola za deň, aby sa tím mohol sústrediť na vytváranie testov a uzatváranie pokrytia.

Na tomto webinári preskúmame spôsoby, ako vytvoriť výkonné opakovane použiteľné testovacie stoly skrytím signálov a poskytnutím vašich testovateľov proxy, ktorý im umožní okamžite začať písať testy.

Na tomto webinári sa dozviete, ako vytvárať testbench transakcie a triedy komponentov, ktoré sa dajú ľahko ladiť a opätovne použiť. Ďalšie pravidlá sú zobrazené pre kód SystemVerilog, aby sa zabránilo bežným chybám.

Na tomto webinári sa dozviete, že SystemVerilog má veľa dynamických údajov a typov polí. Zobrazí sa vám, ktoré z nich si vybrať pre tabuľky výsledkov, riedke pamäte, hash polia, testovacie stoly a ďalšie.

Na tomto webinári sa dozviete, ako môžete modelovať hardvérové registre až na bitovú úroveň alebo vytvárať zložité typy údajov, ktoré obsahujú kombináciu rôznych prvkov, ako je 4-stavová logika, dvojstavové celé čísla, reálne čísla a vymenované typy.

Na tomto webinári sa dozviete, ako vytvárať triedy pre UVM transakcie, známe tiež ako sekvenčné položky. Zobrazí sa vám tiež, kde sú tieto vytvorené a používané v testbenchu a s akou triedou by ste mali začať.

Na tomto webinári sa naučíte vytvárať triedy pre UVM sekvencie obsahujúce jednu alebo viac transakcií, ako testovacia trieda spustí sekvenciu a ako transakcie prúdia do a zo sekvencie do zvyšku testbencha.

Na tomto webinári sa dozviete dva najbežnejšie problémy, keď výsledky riešenia obmedzení nezodpovedajú vášmu zámeru: ako sa uplatňujú pravidlá hodnotenia výrazu Verilog a vplyv pravdepodobnosti na výber hodnôt riešenia.

Na tomto webinári sa dozviete zmeny v UVM 1800.2 z UVM 1.2 a 1.1d, aby ste mohli byť pripravení prijať nový štandard. Budeme sa zaoberať kľúčovými doplnkami UVM 1800.2 a tým, čo je v novej kuchárskej knihe UVM.