Tento Visualizer Debug Environment

Na tomto webinári sa dozviete, ako je ladenie kriviek, ladenie zdroja a pripojenia pre Verilog a VHDL tesne integrované s ladením triedy a UVM, so sledovaním transakcií, podporujúcim prostredia SystemVerilog, SystemC, C ++ a C.

Na tomto webinári sa dozviete, ako riešiť zložité výzvy testovacieho stola UVM v Post (trieda v tvare vlny, schematické zobrazenie), režime LiveSim (body prerušenia) a rýchlejšie nájsť základnú príčinu pomocou automatického sledovania časovej kauzality späť.

Na tomto webinári sa dozviete, že keď je integrované ladenie softvéru a hardvéru, udalosti je možné sledovať od softvéru k hardvéru a späť cez SoC, čím sa ušetrí čas a vylepšuje techniky ladenia vloženého softvéru.

Na tomto webinári sa dozviete, že môžete analyzovať a ladiť problémy s pokrytím pomocou dostupných údajov o dizajne a priebeh vlny, nájsť neodkryté položky pomocou kódu a funkčného pokrytia a opraviť ich režimom ladenia pokrytia.

Na tomto webinári sa zameriame na live simuláciu (interaktívne) ladenie, ktoré pokrýva techniky ako: nastavenie prerušovacích bodov a prechod zdrojovým kódom, použitie stohu hovorov na pochopenie aktuálneho vlákna vykonávania.




.

Na tomto webinári sa pri učení zoznámite s Visualizer Debug Environment pre VHDL a UVM; ladenie tvaru vlny a zdrojového kódu, sledovanie ovládačov a x-tracing, ladenie po a živej simulácii a ladenie UVM.

.

Na tomto webinári sa pri učení zoznámite s Visualizer Debug Environment pre Verilog a UVM; ladenie tvaru vlny a zdrojového kódu, sledovanie ovládačov a x-tracing, ladenie po a živej simulácii a ladenie UVM.

.

Na tomto webinári sa dozviete, že Visualizer poskytuje viditeľnosť UVM vo všetkých oknách vrátane okna vlny, okna zdrojového kódu, okna hodiniek. Body prerušenia môžu byť
súbor, vrátane podmieneného a inštančného.

Na tomto webinári sa dozviete, ako vytvárať/aktualizovať UVM kód tak, aby bol záznam transakcií použiteľný, ladenie transakcií v okne Wave - farbenie, vyhľadávanie atď. a príklad s príkladovým kódom UVMF.

Na tomto webinári odpovieme na deväť najdôležitejších otázok týkajúcich sa ladenia s nízkym výkonom vo vašom dizajne vrátane; prečo je ladenie s nízkym výkonom také komplikované, či izolácia a udržanie fungujú správne a ako kontrolujete zámer napájania.

Na tomto webinári sa dozviete, ako sa orientovať v zložitých UVM prostrediach, rýchlo nájsť cestu okolo kódu a zároveň riešiť top 10 bežných problémov s UVM vyvolaním s config_db, továrenským a vykonávaním sekvencií.

Na tomto webinári zdieľame kritický pohľad na minulé, súčasné a budúce výzvy ladenia, skúmame situácie v reálnom svete (z rokov skúseností) v dizajne a overovaní SoC a popisujeme špičkové techniky.

Na tomto webinári sa dozviete, ako moderné ladenie rieši bežné výzvy vrátane; produktívnej metodológie ladenia, prenasledovania ovládačov v simulácii, ladenia UVM, dizajnu riadeného výkonom a ladenia dlhého emulácie.

Na tomto webinári sa dozviete, ako využívate to najlepšie zo starých aj nových školských overovacích metodík (UVM, randomizácia, zlaté referenčné modely) na rýchlejšie hľadanie problémov a lepšie odpovedanie „som ešte hotový“.

Na tomto webinári sa naučíte dátové štruktúry testbench pomocou „prehliadať toto“ (fronty, manipulácie objektov, asociatívne polia je možné preskúmať) a kontrolný bod a obnovovať, aby ste predišli spusteniu fáz resetovania na nájdenie chýb.