Syntéza a overovanie na vysokej úrovni

Platforma Siemens na vysokej úrovni syntézy (HLS) a overovania (HLV) zlepšuje váš návrh a overovací tok ASIC a FPGA v porovnaní s tradičným RTL. Použitie C++ alebo SystemC Catapult prináša popri jedinečných riešeniach HLV špičkovú kvalitu výsledkov pre výkon, výkon a plochu.

HLS & HLV nadchádzajúce udalosti Knižnica zdrojov HLS a HLV

TRENDY A TECHNOLÓGIE

Dizajn a overovanie RTL sú príliš pomalé a drahé

Produktivita RTL, najmä pre nové a zložité bloky s pridanou hodnotou, sa zastavila. Výzvy v oblasti dizajnu a overovania pri vytváraní nových a nových architektúr, ktoré prinášajú výhody v oblasti kremíka pre bezdrôtové pripojenie, 5G, AI/ML, automobilový priemysel alebo spracovanie videa/obrazu, dizajnérskym tímom neuľahčujú život.

Prieskum architektúry

Bude váš hardvér obmedzený výkon systému? Vybrali ste správnu základnú architektúru pamäte? Alebo ste sa dozvedeli iba počas integrácie systému? Syntéza na vysokej úrovni urýchľuje váš návrhový prieskum priestoru.

Katapultujte svoj dizajn

Optimálny výkonový výkon a plocha

Je ťažké zabezpečiť optimálnu rovnováhu medzi výkonom, výkonom a plochou pre vaše dizajnérske potreby. Príliš malý výkon, príliš veľa energie alebo príliš veľa priestoru a môže vám chýbať produktový cyklus. Využite HLS na lepší a rýchlejší dizajn.

Optimalizujte svoj PPA

Stále ladíte RTL?

Neskoré objavovanie chýb v RTL znamená zmeškané príležitosti, menej konkurencieschopný kremík, oneskorenia a bolesti hlavy ECO. Návrh a overenie Catapult HLS poskytuje správne návrhy RTL po prvý raz so zníženými nákladmi na server a nástroje.

Vyhľadajte chyby rýchlejšie s HLS

Katapultové High-Level Synthesis Solutions vysokej úrovni

Riešenia Catapult High-Level Synthesis poskytujú podporu jazykov C ++ a SystemC, nezávislosť FPGA a ASIC, odhad a optimalizáciu výkonu ASIC plus najnovšiu fyzicky vedomú oblasť Multi-VT a optimalizáciu výkonu na zvýšenie vašich návrhov.

C++/SystemC Synthesis

Komplexný tok HLS využívajúci C++ alebo SystemC ako návrhový vstup a optimálne zacielený na implementácie ASIC, eFPGA alebo FPGA naladené na frekvenčnú a cieľovú technológiu.

Solutions s nízkym výkonom

Pokiaľ ide o včasný prieskum vesmíru, odhad výkonu a optimalizáciu pre nízkovýkonný ASIC RTL, Catapult generuje vysoko efektívny RTL, ktorý je optimalizovaný pomocou našej technológie PowerPro pod kapotou.

Vektorová grafika katapultu s označenými časťami, ako sú „Arm“, „Counterweight“ a „Trigger“.

AI Solutions

Catapult AI vylepšuje HLS pre zrýchlený prieskum dizajnu, kvantizačnú analýzu a predikciu výkonu, výkonu a oblasti.

Katapultové High-Level Verification Solutions na vysokej úrovni

Urýchlite tok overovania na vysokej úrovni (HLV) pomocou známych a dôveryhodných metód pomocou platformy Catapult HLV. Skráťte celkový čas a náklady na overenie SoC až o 80% využitím kontroly dizajnu na vysokej úrovni, pokrytia kódu/funkčného krytia a statických a formálnych metód.

Catapult Coverage

Pokrytie kódu s vedomím HLS vrátane podpory pre príkaz, vetvu, stav, výraz (FEC) a pokrytie prístupu k poľa plus funkčné pokrytie inšpirované systémom SystemVerilog s podporou krytích skupín, krytých bodov, zásobníkov a krížov.

Catapult Formal Verification Tools

Formálne nájdite chyby, nejasnosti a problémy s návrhom problémov alebo chyby obmedzení používateľov na začiatku procesu HLS. Aj pri rozdieloch v časovaní a rozhraniach umožňuje Catapult Formal overovanie a tok uzavretia pokrytia.

SLEC System

Skontrolujte správnosť RTL oproti vašim modelom na vysokej úrovni pomocou SLEC. Umožňuje dôkaz, že špecifikácia a implementácia sú totožné napriek rozdielom v jazyku, načasovaní alebo abstrakcii.