Katapultové udalosti syntézy a overovania na vysokej úrovni

Vytvorte energeticky najefektívnejší inferenčný urýchľovač pre okrajové zariadenia, kde víťazstvo dosiahne tím, ktorý dosiahne najnižšiu energiu na základe záveru. Ak chcete vyhrať, budete musieť splniť prísne požiadavky na presnosť a plochu.

Pripojte sa k tomuto webináru a letnému hackathonu HLS, aby ste premenili neurónové siete Python na urýchľovače RTL AI s Catapult AI NN, preskúmajte kompromisy PPA, integrujte sa s RISC-V a zamerajte sa na návrhy okrajov FPGA alebo ASIC.

RISC-V: Prispôsobte procesory pre výkon/účinnosť. Naučte sa HLS, ako zostaviť a integrovať koprocesor na inferenciu slov, ktorý porovnáva výkon, výkon a zisky v oblasti v tomto workshope.

Edge AI potrebuje energetickú účinnosť a výkon. Vyvážte pomocou vlastného hardvéru! Zistite, ako HLS prechádza z Pythonu na hardvér na mieru. Vytvorte urýchľovač AI na odvodenie slov a merajte prírastky výkonu/výkonu HLS.

Zistite, ako môžu dizajnéri elektroniky používať HLS na nasadenie prispôsobených urýchľovačov. Prispôsobením urýchľovača konkrétnym záverom môže prekonať dostupné GPU/TPU a ponúknuť zníženú spotrebu energie.

Pridajte sa k nám v Mníchove, kde budú zdieľané odborné relácie v širokej škále tém, aby ste mohli preskúmať nové koncepty alebo sa ponoriť hlboko do svojej základnej oblasti odbornosti.

Pridajte sa k nám na našom podujatí v Severnej Amerike, ktoré je špecializovaným prostredím na výmenu nápadov, informácií a osvedčených postupov, ktoré vám umožnia viesť vo vašej úlohe a dosiahnuť úspech so svojimi zákazníkmi.

Táto prednáška popíše, ako používať syntézu na vysokej úrovni (HLS) na vývoj prispôsobených urýchľovačov AI zameraných na technológiu ASIC alebo FPGA. Zistite, ako môžete prakticky nasadiť inferencie AI vo svojich okrajových systémoch.

Vstavané systémy vyžadujú viac výpočtového výkonu, ako dokážu poskytnúť procesory. Hardvérové urýchľovače ponúkajú riešenie. Táto relácia skúma HLS a mení C ++ na RTL pre ASIC/FPGA s príkladmi v reálnom svete v oblasti ML a spracovania obrazu.

Tento workshop sa bude zaoberať syntézou na vysokej úrovni a jej výhodami pri rýchlej a presnej výrobe hardvérových urýchľovačov. Budeme sa zaoberať podrobným návrhom a overením algoritmu Wakeword pomocou HLS.

Preskúmajte architektúru a mikroarchitektúru SoftMAX, aby ste vyvážili výkon, plochu a zdroje pre odvodenie okrajov. Objavte agilné pracovné postupy dizajnu FPGA, aby ste držali krok s vyvíjajúcimi sa algoritmami.

Táto praktická relácia vás predstaví technológiu High-Level Synthesis, ktorá prevádza funkciu C ++ na hardvérovú implementáciu. Vytvoríte koprocesor RISC-V a integrujete ho do dizajnu Rocket Core.

Objavte syntézu na vysokej úrovni a jej výhody pri rýchlej a presnej výrobe hardvérových urýchľovačov. Budeme sa zaoberať podrobným návrhom a overením algoritmu Wake Word pomocou HLS.

Pridajte sa k nám a preskúmajte schopnosti EDA AI a uvidíte, čo prinesie budúcnosť. Budeme diskutovať o veľkej vízii účelovo vybudovanej centralizovanej platformy EDA AI.

Tento workshop sa bude zaoberať syntézou na vysokej úrovni a jej výhodami pri rýchlej a presnej výrobe hardvérových urýchľovačov. Budeme sa zaoberať podrobným návrhom a overením algoritmu Wakeword pomocou HLS.

Získajte cenný prehľad o výzvach a riešeniach nasadenia ML v hardvéri. Pochopte, ako HLS a hls4ml zefektívňujú vývoj hardvérových urýchľovačov založených na neurónových sieťach a sú základom pre budúcnosť priemyslu.

User2User je vaša príležitosť učiť sa, rásť a spojiť sa s kolegami technickými odborníkmi, ktorí navrhujú špičkové produkty pomocou nástrojov Siemens EDA.

Naučte sa, ako používať HLS na konverziu C ++ na RTL pre ASIC/FPGA a umožniť vlastné akcelerátory. Session pokrýva osvedčené postupy HLS a skutočné príklady v oblasti spracovania ML a obrazu pre vstavané systémy.

Preskúmajte syntézu na vysokej úrovni pre rýchle a presné vytváranie hardvérového akcelerá Pokrývame návrh a overenie RTL pomocou algoritmu Wakeword a predstavíme Catapult AI NN, ktorý rozšíri HLS na Python pre rýchlejší vývoj AI HW.

Pridajte sa k nám na DVCon US: zúčastnite sa našich krátkych workshopov, obedov, príspevkov a plagátov. Navštívte nás v stánku 301 a dozviete sa, ako vám Siemens môže pomôcť vytvoriť inteligentnejšiu budúcnosť rýchlejšie.

Navštívte spoločnosť Siemens EDA a zamerajte sa na praktické aplikácie jazykov, nástrojov, metodík a noriem pre navrhovanie a overovanie elektronických systémov a integrovaných obvodov s cieľom zlepšiť vaše vlastné toky.

Navštívte spoločnosť Siemens EDA a zamerajte sa na praktické aplikácie jazykov, nástrojov, metodík a noriem pre navrhovanie a overovanie elektronických systémov a integrovaných obvodov s cieľom zlepšiť vaše vlastné toky.

Príďte sa pozrieť na hlavnú reč Ankura Gupty: Ako AI redefinuje dizajn polovodičov pre okraj
Utorok 10. septembra o 11:15 hod.

DVCon Taiwan je poprednou konferenciou pre projektových a overovacích inžinierov, výskumníkov a manažérov v taiwanskom odvetví polovodičov a EDA.

Navštívte spoločnosť Siemens EDA a zamerajte sa na praktické aplikácie jazykov, nástrojov, metodík a noriem pre navrhovanie a overovanie elektronických systémov a integrovaných obvodov s cieľom zlepšiť vaše vlastné toky.

Táto prednáška ukáže, ako je možné HLS použiť na rýchle vytvorenie a hodnotenie viacerých implementácií RTL pre urýchľovač AI z jedného algoritmického popisu.

Navštívte odborníkov Siemens na automatizáciu elektronického dizajnu (EDA) na DAC 2024, 23. - 27. júna 2024 v San Franciscu v Kalifornii.

Dopyt po výpočtovej energii vo vstavaných systémoch neustále rastie. Presunutie funkcií na urýchľovače HW je rozhodujúce. HLS automatizuje konverciou funkcií C ++ na popisy HW pre ASIC alebo FPGA, čím zvyšuje účinnosť v IP a ML.

Zúčastnite sa nášho informatívneho tutoriálu, obeda, workshopov, príspevkov a plagátov a navštívte náš výstavný stánk a dozviete sa, ako vám Siemens môže pomôcť rýchlejšie vytvoriť inteligentnejšiu budúcnosť.

Ukážeme, ako je možné HLS použiť na migráciu konkrétnych funkcií zo zásobníka 5G L1 zo SW do HW. HLS môže umožniť praktické nasadenie 5G, ktoré by inak nemohli byť možné.

Táto praktická trieda umožní účastníkom vyvinúť inferenčný urýchľovač pomocou HLS. Účastníci získajú pochopenie toho, ako vytvoriť akcelerátor inferencie na mieru a výhody, ktoré môže priniesť do vstavaného systému.

Objavte bezkonkurenčnú viditeľnosť a pohľady na komplexné funkčné správanie AI SoC od tímu Tessent Embedded Analytics v AIHW a dozviete sa viac o využívaní sily architektúry RISC-V pre návrhy založené na ASIC a FPGA.

Catapult a PowerPro mali tento rok v DAC pomerne veľa relácií s reláciou od NVIDIA a ďalšou od Telechips. Použite nižšie uvedené odkazy na požiadanie a pozrite si naše prezentácie v stánku.

C.E.A. predstavuje metodiku, ktorá prepája open-source DL framework N2D2 a Catapult HLS, aby pomohla znížiť proces navrhovania hardvérových urýchľovačov, čo umožňuje držať krok s novými algoritmami AI.

Telechips navrhol AXI4 master IP, ktorý spĺňa plné špecifikácie AXI4 pomocou C++ HLS, poskytuje softvérový prístup k blokom DMA a zároveň dosahuje vysokú priepustnosť pomocou viacerých vynikajúcich a rýchlostných funkcií.

Riadenie zložitosti implementácie HEVC Encoder (Kvazaar) na FPGA s Catapult HLS

Dr. Panu Sjövall objasní, ako boli schopní implementovať svoj vstavaný intra kódovač HEVC v reálnom čase na HW s Catapult HLS.

Tento webinár predstavuje jednoduchú a robustnú metodiku kvantizácie založenú na analýze hodnotového rozsahu.

Syntéza na vysokej úrovni bola dosť horúcou témou na U2U v Severnej Amerike a Európe. Pozrite sa na všetky naše relácie U2U 2023.

Na úrovni IP bol poskytovateľ internetových služieb vytvorený do jedného roka pomocou Catapult, úlohy, ktorá by nebola možná pomocou tradičného RTL. Aby sme znížili závislosť od skúseností dizajnérov, predstavili sme nástroj DSE s pomocou AI.

Zistite viac o webinári „Architektonické vylepšenia pre nízkoenergetickú a funkčnú bezpečnosť urýchľovačov CNN dataflow pomocou HLS“.

Zistite, ako je C ++ a SystemC/matchlib HLS viac ako len konverzia SystemC na RTL. Budeme sa zaoberať výberom jazykov, prieskumom architektúry, odhadom výkonu a optimalizáciou, ktoré fungujú na rýchlom a lacnom poskytovaní konkurencieschopného RTL.

Tok dizajnu vrátane spoločného dizajnu HW/SW a HLS, ktorý umožňuje vývojárom migrovať výpočtovo intenzívne funkcie zo SW bežiaceho na zabudovanom procesore do akcelerátora založeného na HW ako voľne prepojeného periférneho zariadenia založeného na zbernici.

Zistite, ako môžete pomocou syntézy vysokej úrovne prejsť z Pythonu na syntetizovateľný RTL a nasadiť vlastný urýchľovač AI rýchlejšie a jednoduchšie, ako ste si mysleli, že je to možné.

Cornell uvádza HisParse: urýchľovač násobenia hustých vektorov s riedkou maticou. Vďaka implementácii aj simulácii HLS poskytujú ich riedke urýchľovače sľubné zrýchlenie so zvýšenou šírkou pásma a energetickou účinnosťou.

FNAL ukazuje, že model autoencodera NN je možné implementovať v ASIC tolerantnom voči žiareniu na vykonanie stratovej kompresie údajov. To zmierňuje problém s prenosom údajov a zároveň zachováva kritické informácie o energetickom profile detektora.

Štandardy 5G otvárajú svet vývoja hardvéru každému, kto dokáže vytvoriť najlepšie a nákladovo efektívne produkty. Catapult, Questa a Veloce umožňujú integrované, spoľahlivé riešenia dizajnu a overovania pre návrh systému 5G.

、、、、„～ ～“、、、。

Na tomto webinári budeme zdieľať tento nový model hardvérového dizajnu založeného na údajoch, ktorý produkuje dramaticky lepší hardvér a softvér — presne optimalizovaný pre konkrétne aplikácie.

Tento tutoriál ukáže transformáciu algoritmu HLS na príklade algoritmu z úplnej softvérovej implementácie k vysokovýkonnej a efektívnej implementácii s kombináciou hardvérových a softvérových prvkov.

Prehľad toho, čo je HLS a ako sa dá použiť na vytvorenie urýchľovačov špecifických pre aplikácie. Ukáže, ako môžu byť tieto urýchľovače integrované do systému založeného na procesore z hľadiska hardvéru a softvéru.

HLS umožňuje skutočný spoločný dizajn HW/SW tým, že umožňuje presné rozdelenie
prieskum a výmena funkcií medzi SW a HW akcelerátorom na
optimalizovať prevádzku zbernice, využitie pamäte a zaťaženie procesora.

Prijatie HLS pre dizajn čipov je poháňané zvyšujúcou sa zložitosťou dizajnu a overovania a časom na tlak na trhu. HLS umožňuje dizajnérom dostať svoje čipy na trh rýchlejšie skrátením celkového toku dizajnu a overovania.

Táto prednáška skúma, ako môže byť HLS použitý na poskytovanie údajov potrebných na prijatie kritických rozhodnutí o kompromisoch v dizajne, a bude sa venovať tomu, ako môže HLS umožniť overovanie systému v toku MBSE a ako môže HLS zmierniť riziká dodávateľského reťazca.

Aby sme pochopili, ktorý tok Catapult HLS je vhodnejší pre naše potreby v JPL-NASA, implementovali sme jadro spracovania obrazu Harris Corner Detector do nečasovaného C ++ aj časovaného SystemC. Budú prezentované ponaučenia získané z každého toku.

Tento tutoriál bude pristupovať k otázke kvality dizajnu z jedinečnej perspektívy.

Tento workshop ukáže príklad dizajnu prebiehajúceho na rôznych úrovniach abstrakcie a preskúma rôzne ciele overovania, ktoré je možné dosiahnuť v každej fáze procesu navrhovania.

Harvard vrhá svetlo na ich agilný algoritm-hardvérový spoločný dizajn a metodiku spoločného overovania poháňanú vysokou úrovňou syntézy, ktorá im umožnila znížiť úsilie o návrh frontového VLSI rádovo.

Táto relácia ukáže, ako vytvoriť rôzne typy urýchľovačov pomocou HLS a ako ich integrovať do návrhov procesorov RISC-V. Ako príklady sa použije algoritmus inferencie AI a šifrovací algoritmus.

Nasadenie algoritmu v hardvéri vyžaduje pochopenie algoritmu a jeho dátových závislostí. Popíšeme automatizovaný spôsob, ako získať tieto poznatky z popisu C ++ s automatizovanou cestou k RTL cez HLS.

Nasadenie algoritmu v hardvéri vyžaduje pochopenie algoritmu a jeho dátových závislostí. Popíšeme automatizovaný spôsob, ako získať tieto poznatky z popisu C ++ s automatizovanou cestou k RTL cez HLS.

Tento webinár ukazuje, ako je možné rýchlejšie dosiahnuť komplexné overenie na vyššej úrovni abstrakcie, ale stále uplatňovať známe a dôveryhodné techniky overovania RTL.

Prezentácia poskytne technický prehľad platformy Catapult HLS na vysokej úrovni, ktorú môžete použiť vo svojich budúcich projektoch na urýchlenie procesu vývoja.

V tomto okrúhlom stole budeme diskutovať o niektorých zaujímavých prístupoch kodizajnu HW/SW a o výhodách a nevýhodách týchto prístupov. Hostili Anoop Saha a Russell Klein zo spoločnosti Siemens a pridal sa k nemu Thierry Tambe z Harvardskej univerzity.

Táto prednáška sa zameria na kremík pre hranie a možnosti dizajnu, ktoré pomáhajú nasadzovať výkonné algoritmy strojového učenia na malom nízkonákladovom energeticky účinnom hardvéri.

AI je pripravená stať sa všadeprítomnou vo vstavaných systémoch. Zistite, ako je možné inferencie efektívne nasadiť v zariadeniach s nízkym výkonom, výpočtovo obmedzeným bez toho, aby ste museli priniesť so sebou skutočne dlhý predlžovací kábel.

Keynote pokrývajúce podporné technológie — od HLS až po kodizajn hardvérového softvéru, pokrývajúca minulosť, súčasnosť a budúcnosť procesu navrhovania kremíka, prerušenia a najnovšie technologické trendy.