Optimalizovať
Kooptimalizácia výkonu, výkonu, plochy, nákladov a spoľahlivosti naprieč kremíkom, balíkom, interpórom a PCB

Integrované riešenie obalov IC, ktoré pokrýva všetko od plánovania a prototypovania až po podpisovanie rôznych integračných technológií, ako sú FCBGA, FOWLP, 2.5/3DIC a ďalšie. Naše riešenia 3D IC balenia vám pomôžu prekonať obmedzenia monolitického škálovania.
Priemysel polovodičov urobil za posledných 40 rokov veľké pokroky v technológii ASIC, čo viedlo k lepšiemu výkonu. Ale keď sa Mooreov zákon blíži k svojim limitom, škálovacie zariadenia sú čoraz ťažšie. Zmršťovanie zariadení teraz trvá dlhšie, stojí viac a predstavuje výzvy v oblasti technológií, dizajnu, analýzy a výroby. Vstupuje teda do 3D IC.
3D IC je nová dizajnová paradigma poháňaná klesajúcimi návratmi škálovania technológie IC, AKA Mooreov zákon.
Medzi alternatívy patrí rozdelenie System-on-Chip (SOC) na menšie podfunkcie alebo komponenty známe ako „čiplety“ alebo „tvrdé IP“ a použitie viacerých matríc na prekonanie obmedzení uložených veľkosťou siete.
Dosiahnuté priblížením komponentov pamäte k spracovateľským jednotkám, čím sa zníži vzdialenosť a latencia pri prístupe k údajom. Komponenty môžu byť tiež stohované vertikálne, čo umožňuje kratšie fyzické vzdialenosti medzi nimi.
Heterogénna integrácia má niekoľko výhod, vrátane schopnosti kombinovať rôzne procesné a technologické uzly, ako aj schopnosť využiť montážne platformy 2.5D/3D.
Naše riešenia 3D IC dizajnu podporujú architektonické plánovanie/analýzu, plánovanie/overovanie fyzického dizajnu, elektrickú analýzu a analýzu spoľahlivosti a testovanie/diagnostickú podporu prostredníctvom odovzdania výroby.

Kompletný systém pre heterogénne systémové plánovanie, ktorý ponúka flexibilné logické vytváranie pre bezproblémové pripojenie od plánovania až po konečný systém LVS. Funkcia plánovania podlahy podporuje škálovanie zložitých heterogénnych návrhov.

Dosiahnite rýchlejšie časy cyklu návrhu a cestu k vypnutiu pomocou smerovateľnosti návrhu a uzavretia PPA počas optimalizácie umiestnenia. Optimalizácia v hierarchii zaisťuje uzatvorenie časovania na najvyššej úrovni. Optimalizované dizajnové špecifikácie poskytujú lepšiu PPA certifikovanú pre pokročilé uzly TSMC.

Jedna platforma podporuje pokročilý dizajn SIP, čiplet, interpozér kremíka, organických a sklenených substrátov, čím skracuje čas navrhovania pomocou pokročilej metodiky opätovného použitia IP. Konštrukčná kontrola súladu s SI/PI a procesnými pravidlami eliminuje iterácie analýzy a podpisovania.

Toto riešenie overuje netlist zostavy balíkov oproti „zlatému“ referenčnému zoznamu sietí, aby sa zabezpečila funkčná správnosť. Využíva automatizovaný pracovný postup s formálnym overením, kontroluje všetky prepojenia medzi polovodičovými zariadeniami v priebehu niekoľkých minút, čím sa zaisťuje vysoká presnosť a účinnosť.



Tepelné riešenie pokrývajúce tranzistorovú až po systémovú úroveň a váhy od skorého plánovania až po označenie systému, pre podrobnú tepelnú analýzu na úrovni tmavej úrovne s presnými podmienkami balenia a hraníc. Znížte náklady minimalizáciou potreby testovacích čipov a pomáha identifikovať problémy so spoľahlivosťou systému.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
údajov o knižnici a návrhu špecifických pre eCAD. Zabezpečuje bezpečnosť a vysledovateľnosť údajov WIP s výberom komponentov, distribúciou knižnice a opätovným použitím modelu. Bezproblémová integrácia PLM pre riadenie životného cyklu produktu, koordináciu výroby, požiadavky na nové diely a správu aktív.

Spracujte s viacerými vymierami/čipmi prostredníctvom testovania na úrovni tlakovej a stohovej úrovne, ktoré podporujú štandardy IEEE ako 1838, 1687 a 1149.1. Poskytuje úplný prístup k validácii testu platní v balení a rozširuje 2D DFT na 2.5D/3D pomocou siete Tessent Streaming Scan Network pre bezproblémovú integráciu.

Odstráňte čas strávený vývojom a údržbou vlastných funkčných modelov zbernice (BFM) alebo overovacích komponentov. Avery Verification IP (VIP) umožňuje tímom System a System-on-Chip (SoC) dosiahnuť dramatické zlepšenie produktivity overovania.

Inteligentná vlastná platforma IC Solido, poháňaná patentovanou technológiou podporovanou AI, ponúka špičkové riešenia overovania obvodov navrhnuté tak, aby riešili výzvy 3D IC, spĺňali prísne požiadavky na signál, výkon a tepelnú integritu a urýchlili vývoj.

Zabezpečte spoľahlivosť prepojenia a odolnosť ESD pomocou komplexných meraní odporu od bodu k bodu (P2P) a hustoty prúdu (CD) naprieč matricou, interpozitorom a obalom. Zohľadnite rozdiely v procesných uzloch a metodológii ESD s robustným prepojením medzi ochrannými zariadeniami.
Čipeta je navrhnutá s pochopením, že bude spojená s inými čipletmi v balení. Blízkosť a kratšia vzdialenosť prepojenia znamená nižšiu spotrebu energie, ale tiež znamená koordináciu väčšieho počtu premenných, ako je energetická účinnosť, šírka pásma, plocha, latencia a výstup.
Kooptimalizácia výkonu, výkonu, plochy, nákladov a spoľahlivosti naprieč kremíkom, balíkom, interpórom a PCB
Posilnite projektantom prístupné technológie, ktoré znižujú závislosť od odborníkov
Škálovateľnosť na správu a komunikáciu heterogénnych údajov naprieč celopodnikovými tímami a zachovanie digitálnej kontinuity
Eliminujte iterácie prostredníctvom včasného prehľadu na následný výkon a efekty procesu prostredníctvom nepretržitého overovania
Obráťte sa na otázky alebo komentáre. Sme tu, aby sme pomohli!