Проектирование и верификация DDRx

HyperLynx выполняет интегрированный анализ целостности и синхронизации сигналов для интерфейсов с двойной скоростью передачи данных (DDR), проверяя качество сигнала, асимметрию и требования к синхронизации. Автоматическое извлечение макетов, трехмерное электромагнитное моделирование и передовые методы моделирования поддерживают анализ с учетом энергопотребления и приложения DDR5.

Ресурсы HyperLynx

Анализ интерфейсов DDR

Интерфейсы DDR содержат несколько групп сигналов, каждая из которых предъявляет уникальные требования к качеству сигнала. Они также имеют относительные временные соотношения между группами сигналов, которые должны быть соблюдены. Все сигналы во всех группах должны быть проанализированы, чтобы убедиться, что проект будет работать так, как задумано. На изображении, показанном здесь, представлено более 64 сигналов, включая часы, команду/адрес, данные, строб данных и состояние. Проблемы с качеством сигнала или синхронизацией любого отдельного сигнала могут привести к неработоспособности всего интерфейса.

К счастью, интерфейсы DDR связаны со спецификациями JEDEC, которые документируют требования к интерфейсу, но только для части интерфейса DRAM. JEDEC не определяет требования к сигналу ввода-вывода контроллера или времени, поэтому разные контроллеры будут иметь уникальное поведение, которое необходимо учитывать во время анализа. Например, контроллеры могут выполнять устранение перекосов по интерфейсу, байтам, узлам или отдельным битам или вообще не выполнять их.

Для обеспечения работоспособности интерфейса необходимо обеспечить соблюдение требований к качеству и времени сигнала для всех сигналов и межгрупповых отношений, включая поведение, специфичное для контроллера. Для этого требуется моделирование всех сигналов и последующая обработка данных осциллограмм для извлечения результатов измерений глаз и соединения времени полета для использования при расчете времени. Выполнить этот анализ для полного интерфейса DDR сложно, поскольку задействованы десятки сигналов. В идеале этот анализ должен быть полностью автоматизирован из-за сложности и количества этапов анализа.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Автоматическая полноинтерфейсная проверка после верстки

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx полностью автоматизирует полноинтерфейсную проверку DDR после компоновки, сочетая автоматическое извлечение топологии компоновки с расширенным моделированием с поддержкой протокола DDR, комплексной постобработкой осциллограмм и формированием отчетов.

Верификация HyperLynx DDR обеспечивает несколько уровней точности моделирования компоновки, что позволяет включать и выключать различные физические явления для определения их индивидуального влияния на общую производительность системы. Потоки автоматизированного анализа полностью интегрированы с HyperLynx Advanced Solvers, обеспечивая точное моделирование неидеальных обратных путей, распределения обратного тока и воздействия шума при одновременной коммутации (SSN). Более того, моделирование компоновки полностью автоматизировано — достаточно указать интересующие сигналы, критерии рассмотрения сигналов как агрессоров, а HyperLynx сделает все остальное.

Проверка HyperLynx DDR после компоновки выполняет анализ конкретных протоколов на основе выбранной технологии DRAM и характеристик контроллера и создает подробный отчет в формате HTML, в котором указано, что прошло, а что отказало и в какой степени.

Предварительный анализ макета

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

После определения подходящей стратегии маршрутизации можно графически зафиксировать ограничения и автоматически внести их в компоновку.

По мере увеличения скоростей DDR напряжение и запас времени продолжают падать, поэтому перед началом компоновки необходимо тщательно изучить проектное пространство с помощью моделирования. Большинство методологий анализа DDR сосредоточены почти исключительно на предварительном анализе макета, когда несколько сигналов анализируются, чтобы показать, как будет работать весь интерфейс.

При предварительном анализе макета крайне важно смоделировать дизайн так, как он будет создан, а не идеалистическое изображение, которое невозможно практически изобразить или изготовить. HyperLynx тесно интегрирован с программным обеспечением Z-Zero Zero Z-Planner (TM), чтобы характеристики стека и трассировки проектов соответствовали физической реальности, которую можно реализовать с помощью конкретного производителя оборудования.

Предварительный анализ макета — это интерактивный процесс, в ходе которого проектировщики создают предложенную топологию компоновки, проводят анализ, просматривают результаты и повторяют. Важно, чтобы в процессе анализа указывались проектные пределы напряжения и времени, поскольку они фактически будут измеряться в контексте системы. Предварительный анализ HyperLynx выполняется в редакторе схем LineSim, который позволяет разработчикам изучить влияние порядка маршрутизации, терминации, слоев маршрутизации, геометрии и длины/геометрии/расстояния трасс на производительность проекта.

Унифицированный анализ предмакета и постмакета

Предварительный анализ компоновки определяет набор рекомендаций по компоновке, которые должны обеспечить правильную работу системы, если предварительное исследование было всесторонним и правила компоновки были полностью соблюдены. Проверка после верки макета анализирует поведение проекта в том виде, в каком он был на самом деле разработан, и выявляет случаи, когда рекомендации соблюдались неправильно или просто были недостаточно исчерпывающими.

Обе формы анализа важны. Предварительная проверка макета помогает оптимизировать работу по верстке и избежать чрезмерных доработок. Проверка после макета позволяет убедиться, что проект готов к проверке прототипа и не содержит проблем, которые могут привести к сбоям в работе в лаборатории, где отладка, обновление и переделка требуют много времени и средств.

Предварительное изучение планировки позволяет определить, как будет работать проект и какова будет операционная рентабельность. При проверке после компоновки необходимо выполнять тот же аналитический процесс и получать результаты так же, как и при предпроектной разведке, чтобы можно было легко сравнить эти два набора результатов. В идеале процесс анализа должен быть полностью автоматизирован из-за сложности и количества этапов процесса. Именно этим и занимается анализ HyperLynx DDR — использование одного и того же автоматизированного потока анализа, который выводит те же результаты в том же формате. Таким образом, любые проблемы, возникшие во время компоновки, можно быстро выявлять и устранять.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Комплексный отчет о результатах моделирования

Software interface with graphs, charts, and data tables displaying financial or analytical information

Анализ HyperLynx DDR позволяет получить исчерпывающий отчет, в котором перечислены проанализированные сигналы и указано, какие сигналы были приняты, а какие — нет и в какой степени.

Результаты представлены в формате HTML с гиперссылками, организованными в виде вкладок, включающих чтение и запись данных, адрес/команду, дифференциальные сигналы, асимметрию DQ/DQS и диаграммы глазков. На отдельной вкладке сводки общий отчет сводится к основной таблице результатов. На каждой вкладке отчета показаны требуемые и измеренные значения параметров JEDEC и параметров, специфичных для контроллера, а также гиперссылки, позволяющие пользователям просматривать сведения об измерениях в интерактивном средстве просмотра осциллограмм. Результаты можно фильтровать и сортировать, что позволяет разработчикам быстро определять минимальные/максимальные значения и изолировать проблемные области.

В отдельном интерактивном средстве просмотра глазных диаграмм основные результаты отчета представлены в табличной форме, что позволяет дизайнерам построить диаграмму глаз, выбрав сигнальную строку в таблице. Таблицу можно фильтровать и сортировать, как и отчет в формате HTML. На дисплее может отображаться соответствующая маска для глаз, соответствующая протоколу, для отображения пределов напряжения и времени сигнала.

Продвинутый анализ DDR с учетом протоколов

Полноинтерфейсный анализ DDR — это сложный процесс, специфичный для протокола и устройства. Точный аналитический процесс, измерения формы сигнала и расчет времени различаются в зависимости от используемой технологии DRAM и контроллера. HyperLynx понимает требования к протоколам технологий DDR-2,3,4,5 и LPDDR-2,3,4,5, включая буферизованную (зарегистрированную) память DDR5. HyperLynx использует комбинацию моделей синхронизации и параметров настройки мастера анализа для определения возможностей контроллера и настройки анализа. Функции контроллера, указанные в мастере анализа, включают синхронизацию адресов 1T/2T, выравнивание уровней чтения и записи, динамическую настройку терминации, возможности устранения перекосов DQ/DQS и многое другое.

По мере увеличения скорости передачи данных взаимодействие между сигналами и сетью доставки питания (PDN) становится все более важным и может потреблять значительную часть доступной эксплуатационной рентабельности проекта. Для моделирования этих эффектов требуется точная имитационная модель комбинированной сети передачи сигнала/питания. Анализ HyperLynx DDR легко интегрируется с гибридным решателем HyperLynx Advanced Solvers для создания этих имитационных моделей. С помощью анализа Power-Aware можно выборочно включать или исключать из анализа влияние неидеальных каналов возврата сигнала, распределения тока в обратном тракте и одновременного шума при переключении, что позволяет количественно оценить степень их влияния на операционную рентабельность.

Память DDR5 представляет собой совершенно новую главу в моделировании и моделировании DDR благодаря включению схем выравнивания в приемники устройств. Для этого требуется новое поколение имитационных моделей и методов моделирования DDR5 (IBIS-AMI). Кроме того, DDR5 требует вычисления границ глаз с вероятностью 1e-16, что невозможно при использовании обычных методов моделирования DDR. HyperLynx полностью поддерживает имитационные модели DDR5 IBIS-AMI с новейшими функциями и поддерживает несколько методов моделирования, обеспечивая различные компромиссы между скоростью и точностью моделирования. HyperLynx также позволяет использовать модели IBIS-AMI с несимметричными аналоговыми драйверами с различным сопротивлением подъема и спада и скоростями краев, что изначально не входит в спецификацию IBIS-AMI.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

Технология DDR5 Advanced Analysis от HyperLynx поддерживает одновременное моделирование асимметрии подъемов и вычисление результатов вплоть до 1e-16, что соответствует самым строгим требованиям спецификации DDR5.

Проектирование и верификация DDRx

Анализ интерфейса DDR