ReqTracer

На этом вебинаре вы узнаете, как реализовывать параллельные утверждения с помощью утверждений SystemVerilog (SVA) и глубже поймете, как они могут дополнить существующие методологии верификации.

Гарри Фостер выделяет основные результаты исследования функциональной верификации исследовательской группы Wilson Research Group 2022 года, а также дает свою интерпретацию и анализ новых тенденций в проектировании и проверке ASIC и FPGA.

На этом вебинаре вы узнаете, как платформа UVM и Questa Verification IP обеспечивают

создание тестового стенда за один день, чтобы команда могла сосредоточиться на создании тестов и закрытии репортажей.

На этом вебинаре мы рассмотрим способы создания мощных многоразовых тестовых стендов, скрывая сигналы и предоставляя разработчикам тестов прокси-сервер, позволяющий им сразу же приступить к написанию тестов.

На этом вебинаре вы узнаете, как создавать транзакции и классы компонентов testbench, которые легко отлаживать и использовать повторно. Для кода SystemVerilog приведены дополнительные правила для предотвращения распространенных ошибок.

На этом вебинаре вы узнаете, что SystemVerilog имеет множество динамических типов данных и массивов. Вам покажут, какие из них выбрать для табло, разреженной памяти, хэш-массивов, тестовых стендов и многого другого.

На этом вебинаре вы узнаете, как моделировать аппаратные регистры до битового уровня или создавать сложные типы данных, содержащие сочетание различных элементов, таких как логика с четырьмя состояниями, целые числа с двумя состояниями, действительные числа и перечисленные типы.

На этом вебинаре вы узнаете, как создавать классы для транзакций UVM, также известных как элементы последовательности. Вам также будет показано, где они созданы и используются в тестовом стенде и с какого класса следует начать.

На этом вебинаре вы научитесь создавать классы для последовательностей UVM, содержащих одну или несколько транзакций, как тестовый класс запускает последовательность и как транзакции передаются в последовательность и из нее в остальную часть тестового стенда.

На этом вебинаре вы узнаете о двух наиболее распространенных проблемах, когда результаты решения ограничений не соответствуют вашим ожиданиям: как применяются правила вычисления выражений Verilog и как вероятность влияния вероятности на выбор значений решения.

На этом вебинаре вы узнаете об изменениях в UVM 1800.2 по сравнению с UVM 1.2 и 1.1d, чтобы подготовиться к переходу на новый стандарт. Мы расскажем об основных дополнениях в UVM 1800.2 и о том, что вошло в новую кулинарную книгу UVM.