all
C++/SystemC Synthesis
Комплексный поток HLS, использующий C++ или SystemC в качестве исходных данных для проектирования и оптимально ориентированный на реализации ASIC, eFPGA или FPGA, настроенные на частоту и целевую технологию.
Высокоуровневый синтез и верификация
Платформа высокоуровневого синтеза (HLS) и верификации Siemens (HLV) улучшает процесс проектирования и проверки ASIC и FPGA по сравнению с традиционными RTL. Использование C++ или SystemC Catapult обеспечивает высочайшее качество результатов по производительности, мощности и площади, а также уникальным решениям HLV.
ТРЕНДЫ И ТЕХНОЛОГИИ
Разработка и проверка RTL слишком медленны и дороги
Производительность RTL, особенно для новых и сложных блоков с добавленной стоимостью, застопорилась. Трудности проектирования и проверки, связанные с созданием новых и инновационных архитектур, обеспечивающих преимущества микросхем для беспроводной связи, 5G, искусственного интеллекта, машинного обучения, автомобильной промышленности или обработки видео/изображений, не облегчают жизнь командам разработчиков.
Изучение архитектуры
Будет ли ограничена производительность вашего оборудования? Вы выбрали правильную базовую архитектуру памяти? Или вы узнали об этом только во время системной интеграции? Синтез высокого уровня ускоряет освоение проектного пространства.
Оптимальная мощность и площадь
Обеспечить оптимальный баланс производительности, мощности и площади в соответствии с вашими проектными потребностями непросто. Слишком низкая производительность, слишком большая мощность или слишком большая площадь — и вы можете пропустить цикл выпуска продукта. Используйте HLS для более эффективного и быстрого проектирования.
Вы все еще отлаживаете RTL?
Обнаружение ошибок в RTL на поздних стадиях означает упущенные возможности, снижение конкурентоспособности микросхем, задержки с выводом на пленку и проблемы с экономическими расходами. Проектирование и проверка Catapult HLS позволяют с первого раза спроектировать RTL с нуля при снижении стоимости серверов и инструментов.
ВИРТУАЛЬНЫЙ СЕМИНАР HLS
Клиенты Catapult обсуждают реальное использование HLS
В последние несколько лет использование HLS для проектирования микросхем резко возросло, что было вызвано растущей сложностью проектирования и проверки, а также временем, связанным с давлением рынка. Catapult HLS позволяет разработчикам быстрее выводить свои чипы на рынок за счет сокращения общего процесса проектирования и проверки.
Решения Catapult для синтеза высокого уровня Synthesis Solutions
Решения Catapult Highlevel-Synthesis обеспечивают поддержку языков C++ и SystemC, независимость от FPGA и ASIC, оценку и оптимизацию мощности ASIC, а также новейшие технологии в области физических вычислений с несколькими VT и оптимизацию производительности для улучшения ваших проектов.
Решения Catapult для проверки высокого уровня Verification Solutions
Ускорьте процесс проверки высокого уровня (HLV) с помощью известных и надежных методов с использованием платформы Catapult HLV. Сократите общее время и затраты на верификацию SoC до 80%, используя высокоуровневую проверку проекта, анализ кода и функций, а также статические и формальные методы.
Библиотека ресурсов
Высокоуровневый синтез катапульты
Узнайте, как платформа высокоуровневого синтеза и верификации Catapult позволяет делать больше и делать это лучше. Узнайте об искусственном интеллекте и машинном обучении, глубоком обучении, компьютерном зрении, коммуникациях, видео и многом другом. Инструменты высокоуровневого синтеза и верификации Siemens (HLS и HLV) обеспечивают необходимое вам конкурентное преимущество.
