Высокоуровневый синтез и верификация Catapult

Catapult имеет самый широкий портфель решений для проектирования аппаратного обеспечения для синтеза высокого уровня на основе C++ и SystemC (HLS). Режим Catapult с поддержкой нескольких VT, оцениванием и оптимизацией при низком энергопотреблении, а также ряд передовых решений по верификации делают Catapult HLS чем-то большим, чем просто «от C до RTL».

Предстоящие события HLS & HLV Библиотека ресурсов HLS и HLV

катапульта High-Level Synthesis Solutions

Решения Catapult Highlevel-Synthesis обеспечивают поддержку языков C++ и SystemC, независимость от FPGA и ASIC, оценку и оптимизацию мощности ASIC, а также новейшие технологии в области физических вычислений с несколькими VT и оптимизацию производительности для улучшения ваших проектов.

C++/SystemC Synthesis

Комплексный поток HLS, использующий C++ или SystemC в качестве исходных данных для проектирования и оптимально ориентированный на реализации ASIC, eFPGA или FPGA, настроенные на частоту и целевую технологию.

Решения с низким энергопотреблением

Когда дело доходит до раннего проектирования, исследования пространства, оценки мощности и оптимизации ASIC RTL с низким энергопотреблением, Catapult генерирует высокоэффективный RTL, оптимизированный с помощью наших PowerPro технология под капотом.

Векторная графика катапульты с обозначенными деталями, такими как «Рука», «Противовес» и «Спусковой крючок».

Решения для искусственного интеллекта

Catapult AI расширяет возможности HLS для ускоренного проектирования, анализа квантования и производительности, прогнозирования мощности и площади.

катапульта High-Level Verification Solutions

Ускорьте процесс проверки высокого уровня (HLV) с помощью известных и надежных методов с использованием платформы Catapult HLV. Сократите общее время и затраты на проверку SoC до 80%, используя высокоуровневую проверку проекта, анализ кода и функций, а также статические и формальные методы.

Catapult Coverage

Покрытие кода с поддержкой HLS, включая поддержку выражений, ветвей, условий, выражений (FEC) и доступа к массивам, а также функциональное покрытие в стиле SystemVerilog с поддержкой групп обложек, точек покрытия, ячеек и крестиков.

Catapult Formal Verification Tools

Формально выявляйте ошибки, неясности, проблемы при проектировании проблем или ошибки, связанные с ограничениями пользователей, на ранних этапах процесса HLS. Даже несмотря на различия во времени и интерфейсах, Catapult Formal обеспечивает проверку и закрытие зоны покрытия.

SLEC System

Проверьте правильность RTL с вашими высокоуровневыми моделями с помощью SLEC. Доказательство того, что спецификация и реализация идентичны, несмотря на различия в языке, сроках или абстракции.

Проверка высокого уровня

Questa HL-SystemC

Высокоуровневая верификация конструкции с помощью расширения Questa HL-SYC помогает устранить проблемы до синтеза, начав верификацию на более раннем этапе процесса.