По мере того как конструкции полупроводников становятся все более совершенными, а сложность SoC растет, проблемы с проверкой могут задерживать графики и снижать качество кремния. Verilog-to-LVS (V2LVS) от Calibre второго поколения представляет собой модульную параллельную архитектуру, которая значительно ускоряет перевод списков соединений, снижает использование памяти до 92% и обеспечивает улучшенную аналитику отладки. Новая отчетность, управление сетями электропитания и заземления и улучшение пользовательского интерфейса обеспечивают надежную и масштабируемую компоновку по сравнению со схематическим подписанием. В этом документе рассматриваются архитектурные инновации и достижения, ориентированные на пользователей, в новом V2LVS, подчеркиваются реальные преимущества для клиентов, повышение эффективности и план будущих возможностей цифровой верификации проектов.
