Skip to main content
Эта страница переведена автоматически. Перейти к английской версии?
Крупный план компьютерного чипа.
Передовые практики упаковки полупроводников

Интегрированное планирование и прототипирование на системном уровне

Пакеты с несколькими чиплетами/ASIC с гетерогенной интеграцией требуют раннего планирования цеха сборки для достижения целевых показателей по мощности, производительности, площади и стоимости.

Планирование и совместная оптимизация сборки пакетов микросхем

Интегрированное решение для планирования и прототипирования пакетов микросхем позволяет архитекторам и дизайнерам создавать и оптимизировать комплексные сборки пакетов микросхем с точки зрения мощности, производительности, площади и стоимости, а также предоставлять высококвалифицированный прототип для внедрения.

ВИДЕО ОБ УПАКОВКЕ ПОЛУПРОВОДНИКОВ

Иерархическое планирование устройств

В этом видео показано, как иерархическое планирование устройств позволяет построить чиплет/матрицу, который затем экспортируется в виде устройства, а план этажа воспроизводится на кремниевой подложке.

Интегрированные ресурсы планирования на системном уровне

Узнайте больше об интегрированном планировании и создании прототипов пакетов микросхем на системном уровне из раздела «Управление подключением к системе», оптимизация междоменных соединений и трехмерная проверка сборки.

Select...
Управление подключением
all

Управление подключением к системе

Построение и визуализация логической связи на системном уровне многокристальных, многокомпонентных и многосубстратных конструкций корпусов микросхем.

Образ междоменного междоменного соединения
all

Оптимизация междоменных междоменных соединений

Визуализация системы в виде вида «поэтажная планировка в плане этажа» с возможностью подключения. Оптимизация подключения на основе правил может осуществляться с помощью сигнала, шины или интерфейса. Для оптимизации приводной системы можно легко включить маршрутизацию секций.

Calibre 3DStack
all

Calibre 3DSTACK

Система 3DSTACK, управляемая Xpedition Substrate Integrator, уникально определяет геометрию каждого слоя матрицы в сборке, обеспечивая точную проверку сборки LVS и общую проверку.