Оптимизировать
Совместная оптимизация энергопотребления, производительности, площади, стоимости и надежности микросхем, корпусов, переходников и печатных плат

Интегрированное решение для упаковки микросхем, охватывающее все: от планирования и прототипирования до внедрения различных технологий интеграции, таких как FCBGA, FOWLP, 2.5/3DIC и другие. Наши решения для упаковки трехмерных микросхем помогут вам преодолеть ограничения монолитного масштабирования.
За последние 40 лет полупроводниковая промышленность добилась больших успехов в технологии ASIC, что привело к повышению производительности. Но поскольку закон Мура приближается к концу, масштабировать устройства становится все труднее. Усадка устройств теперь занимает больше времени, стоит дороже и создает проблемы в технологиях, проектировании, анализе и производстве. Таким образом, входит в 3D IC.
3D IC — это новая парадигма проектирования, основанная на уменьшении отдачи от масштабирования технологии микросхем, известной как закон Мура.
Альтернативные подходы включают разложение системы на кристалле (SoC) на более мелкие функциональные «блоки» и использование архитектур с несколькими кристаллами для преодоления физических ограничений размера сетки.
Достигается за счет приближения компонентов памяти к процессорным блокам, уменьшения расстояния и задержки при доступе к данным. Компоненты также можно размещать вертикально, что позволяет сократить физическое расстояние между ними.
У гетерогенной интеграции есть несколько преимуществ, в том числе возможность комбинировать различные технологические и технологические узлы, а также возможность использования платформ сборки 2,5D/3D.
Наши решения для проектирования трехмерных микросхем поддерживают архитектурное планирование/анализ, планирование/проверку физического проектирования, анализ электрооборудования и надежности, а также поддержку в тестировании/диагностике при передаче производства.

Комплексная система для планирования разнородных систем, предлагающая гибкую логику разработки для беспрепятственного подключения от планирования до окончательной версии системы LVS. Функциональность планирования этажей поддерживает масштабирование сложных разнородных конструкций.

Обеспечьте сокращение времени проектирования и пути к заклеиванию лент за счет возможности маршрутизации проектирования и закрытия PPA во время оптимизации размещения. Внутрииерархическая оптимизация обеспечивает закрытие таймеров на верхнем уровне. Оптимизированные проектные спецификации обеспечивают лучший PPA, сертифицированный для усовершенствованных узлов TSMC.

Единая платформа поддерживает усовершенствованную конструкцию SIP, микросхем, кремниевых интерпозеров, органических и стеклянных подложек, сокращая время проектирования за счет усовершенствованной методологии повторного использования IP-адресов. Проверка соответствия требованиям SI/PI и технологическим правилам в процессе проектирования исключает повторы анализа и подписания.

Это решение сверяет список цепей сборки пакета с «золотым» справочным списком цепей для обеспечения функциональной корректности. Он использует автоматизированный рабочий процесс с формальной проверкой, проверяя все соединения между полупроводниковыми устройствами за считанные минуты, обеспечивая высокую точность и эффективность.

Управляйте физической компоновкой с помощью внутрипроектного анализа и электрических замыслов. Комбинируйте экстракцию кремния и органических веществ для моделирования SI/PI с технологически точными моделями. Повысьте производительность и качество электроэнергии, масштабируясь от прогнозного анализа до окончательного ввода в эксплуатацию.

Опорьте механические объекты на плане упаковки, чтобы любой компонент можно было рассматривать как механический. Механические ячейки включены в экспорт аналитических данных, а двунаправленная поддержка xPd и NX через библиотеку с использованием IDX обеспечивает беспрепятственную интеграцию.

Комплексная проверка независимой от компоновки подложки с помощью Calibre. Оно сокращает количество итераций при подписании документов, устраняя ошибки с помощью верификации HyperLynx-DRC в процессе проектирования, повышая производительность, технологичность и снижая затраты и количество брака.

Тепловое решение, охватывающее транзисторы и системы и шкалы от раннего планирования до ввода системы в эксплуатацию, для детального термического анализа на уровне кристаллов с точными условиями упаковки и граничными условиями. Сократите затраты за счет минимизации необходимости в тестовых чипах и помощи в выявлении проблем с надежностью системы.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
Управление библиотеками и проектными данными, специфичными для ECAD. Обеспечивает безопасность и отслеживаемость данных WIP за счет выбора компонентов, распространения библиотек и повторного использования моделей. Простая интеграция PLM для управления жизненным циклом продукта, координации производства, запросов на новые детали и управления активами.

Обрабатывайте несколько кристаллов и микросхем с помощью тестирования на уровне кристаллов и стека, поддерживая такие стандарты IEEE, как 1838, 1687 и 1149.1. Он обеспечивает полный доступ к встроенным в упаковку матрицам, валидации тестов пластин и расширяет 2D-DFT до 2,5D/3D, используя сеть Tessent Streaming Scan Network для беспрепятственной интеграции.

Избавьтесь от времени, затрачиваемого на разработку и обслуживание специализированных функциональных моделей шин (BFM) или компонентов верификации. Avery Verification IP (VIP) позволяет командам систем и систем на кристалле (SoC) значительно повысить производительность верификации.

Интеллектуальная платформа Solido Intelligent Custom IC Platform, основанная на запатентованной технологии с поддержкой искусственного интеллекта, предлагает передовые решения для проверки цепей, предназначенные для решения проблем трехмерных микросхем, соблюдения строгих требований к сигналам, питанию и тепловой целостности и ускорения разработки.

Обеспечьте надежность межсоединений и устойчивость к электростатическому разряду с помощью комплексных измерений сопротивления типа «точка-точка» (P2P) и плотности тока (CD) на кристалле, интерпозере и корпусе. Учет различий между технологическими узлами и методологиями электростатического разряда с помощью надежного соединения между защитными устройствами.
Чиплет разработан с учетом того, что он будет подключен к другим чиплетам в пакете. Близость и меньшее расстояние между соединениями означают меньшее потребление энергии, но также означает координацию большего количества переменных, таких как энергоэффективность, полоса пропускания, площадь, задержка и высота тона.
Совместная оптимизация энергопотребления, производительности, площади, стоимости и надежности микросхем, корпусов, переходников и печатных плат
Предоставьте инженерам-проектировщикам доступные технологии, снижающие зависимость от экспертов
Масштабируемость для управления разнородными данными и обмена ими между корпоративными командами и обеспечения цифровой непрерывности
Исключите итерации за счет раннего анализа производительности и влияния технологических процессов на последующих этапах производства за счет непрерывной проверки
Обращайтесь к нам с вопросами или комментариями. Мы здесь, чтобы помочь!