Desenho e Verificação DDRx

As interfaces DDR contêm vários grupos de sinais, cada um com requisitos únicos de qualidade de sinal. Também têm relações de temporização relativas entre grupos de sinais que precisam de ser satisfeitos. Todos os sinais em todos os grupos precisam de ser analisados para garantir que o design funcionará como pretendido. Na imagem mostrada aqui, existem mais de 64 sinais, incluindo relógio, comando/endereço, dados, estroboscópio de dados e estado. Um problema de qualidade ou temporização do sinal com qualquer sinal único tem o potencial de tornar toda a interface inoperante.

Felizmente, as interfaces DDR estão associadas às especificações JEDEC que documentam os requisitos da interface - mas apenas para o lado DRAM da interface. O JEDEC não especifica o sinal de E/S do controlador ou os requisitos de temporização, pelo que diferentes controladores terão comportamentos únicos que terão de ser tidos em conta durante a análise. Por exemplo, os controladores podem realizar deskewing numa base de interface, byte, nibble ou bit individual - ou não.

Garantir que uma interface funcione requer garantir que os requisitos de qualidade e tempo do sinal sejam cumpridos para todos os sinais e relações entre grupos, incluindo comportamentos específicos do controlador. Isso requer a simulação de todos os sinais e pós-processamento de dados da forma de onda para extrair medições oculares e interconectar os tempos de voo para uso durante os cálculos de temporização. Realizar esta análise para uma interface DDR completa é difícil, uma vez que existem dezenas de sinais envolvidos. Idealmente, esta análise deve ser totalmente automatizada, devido à complexidade e ao número de etapas de análise envolvidas.

Uma vez definida uma estratégia de roteamento adequada, as restrições podem ser capturadas graficamente e automaticamente conduzidas para o layout.

A análise pré-layout define um conjunto de diretrizes de layout que devem permitir que um sistema funcione corretamente, se a exploração do pré-layout for abrangente e as regras de layout forem completamente seguidas. A verificação pós-layout analisa o comportamento do design tal como foi realmente definido, detectando casos em que as diretrizes não foram seguidas corretamente ou simplesmente não eram suficientemente abrangentes.

Ambas as formas de análise são importantes. A exploração de pré-layout ajuda a otimizar os esforços de layout e evitar retrabalho excessivo. A verificação pós-layout ajuda a garantir que o design está pronto para a verificação do protótipo e não contém problemas que o farão falhar no laboratório, onde a depuração, a atualização e a refabricação são demoradas e caras.

A exploração pré-layout estabelece expectativas sobre como o projeto funcionará e quais serão as margens operacionais. A verificação pós-layout precisa executar o mesmo processo analítico e relatar os resultados da mesma maneira que a exploração pré-layout, para que os dois conjuntos de resultados possam ser facilmente comparados. Idealmente, o processo de análise deve ser totalmente automatizado, devido à complexidade e ao número de etapas no processo. Isso é exatamente o que a análise DDR do HyperLynx faz - use o mesmo fluxo de análise automatizado que relata os mesmos resultados no mesmo formato - para que quaisquer problemas que surgiram durante o layout possam ser rapidamente isolados e resolvidos.

A análise DDR de interface completa é um processo complexo, específico do protocolo e do dispositivo. O processo analítico exato, as medições da forma de onda e o cálculo do tempo diferem com base na tecnologia DRAM e no controlador que está a ser utilizado. O HyperLynx compreende os requisitos do protocolo para as tecnologias DDR-2,3,4,5 e LPDDR-2,3,4,5, incluindo memórias DDR5 em buffer (registadas). O HyperLynx utiliza uma combinação de modelos de temporização e opções de configuração do assistente de análise para estabelecer as capacidades do controlador e como configurar a análise. As capacidades do Controller especificadas através do assistente de análise incluem tempo de endereço 1T/2T, nivelamento de leitura e gravação, configuração de terminação dinâmica, capacidades de deskewing DQ/DQS e muito mais.

À medida que as taxas de dados aumentam, as interações entre os sinais e a Power Delivery Network (PDN) tornam-se mais importantes e podem consumir uma parte significativa da margem operacional disponível do projeto. A modelagem destes efeitos requer um modelo de simulação preciso para a rede combinada de sinal/fornecimento de energia. A análise DDR do HyperLynx está perfeitamente integrada com o solucionador híbrido HyperLynx Advanced Solvers para gerar estes modelos de simulação. Com a análise Power-Aware, os efeitos de caminhos de retorno de sinal não ideais, partilha de corrente do caminho de retorno e ruído de comutação simultânea podem ser incluídos seletivamente ou excluídos da análise, permitindo que a magnitude do seu impacto nas margens operacionais seja quantificada.

A memória DDR5 representa um capítulo inteiramente novo na modelação e simulação DDR, devido à inclusão de circuitos de equalização nos receptores de dispositivos. Isto requer uma nova geração de modelos de simulação DDR5 (IBIS-AMI) e técnicas de simulação. Além disso, o DDR5 obrija o cálculo das margens dos olhos em probabilidades 1e-16, o que não é possível com as técnicas convencionais de simulação DDR. O HyperLynx suporta totalmente os modelos de simulação DDR5 IBIS-AMI com as funcionalidades mais recentes e suporta vários métodos de simulação para fornecer diferentes compensações entre a velocidade e a precisão da simulação. O HyperLynx também permite que os modelos IBIS-AMI sejam utilizados com drivers analógicos de terminação única com impedâncias de subida/queda e taxas de borda variadas - algo que não faz parte nativamente da própria especificação do IBIS-AMI.