Uma pessoa está em frente a um grande ecrã com um design abstrato colorido.

Tessent Advanced DFT

Tessent BoundaryScan

O Tessent BoundaryScan é uma solução completa para geração automatizada e integração de infraestrutura de teste no chip, varredura de limites e porta de acesso de teste.

Porquê o Tessent BoundaryScan?

A lógica Tessent BoundaryScan pode ser acedida durante toda a vida útil do IC, incluindo teste de fabrico em todos os níveis de embalagem, depuração de silício e verificação do sistema para detectar defeitos antes do envio, reduzindo os custos de suporte em campo e aumentando a satisfação do cliente.

Verificação completa de limites e integração do controlador TAP

Gera e integra automaticamente o código RTL para o controlador TAP e células de varredura de limite no RTL de design. Gera scripts para síntese lógica, bancadas de teste de simulação e padrões de teste para teste de fabricação.

Suporta vários formatos

O Tessent Boundary scan suporta células personalizadas de varredura de limite IEEE 1149.1 e teste de E/S sem contato e tem uma opção para suporte de varredura de limite 1149.6.

Interoperabilidade IEEE 1687 IJTAG

Conecta automaticamente as redes e instrumentos IJTAG ao controlador TAP recém-inserido e gera os ficheiros resultantes do Instrument Connectivity Language. Os testes de E/S são gerados no formato Procedural Description Language (PDL).

Saiba mais

Apresentação

Escaneamento de limites incorporado Tessent

Este vídeo mostra o fluxo de implementação do Tessent Boundary Scan (1149.1) no nível superior e do Tessent Embedded Boundary Scan no nível do bloco físico no Tessent Shell.

Diagrama de placa de circuito com blocos coloridos e linhas de ligação representando componentes eletrónicos e vias.

Converting Boundary Scan Language - Descrição

Em menos de cinco minutos, o vídeo mostra como se pode usar o Tessent IJTAG para converter facilmente um ficheiro BSDL (Boundary Scan Description Language) para o seu equivalente de ficheiro ICL (Instrument Connectivity Language).

Um diagrama que mostra o uso de varredura de limites para geração automática de padrões de teste.

Visão geral da tecnologia

Uso da cadeia de varredura de limites durante o ATPG

Este vídeo demonstra o uso da varredura de limites como cadeia comprimida ou não comprimida durante o ATPG para que todos os pinos do dispositivo em teste (DUT) não precisem ser contactados.

Pessoas que olham para o aprendizado de máquina ou gráfico de aprendizagem profunda

Caminho de Aprendizagem

Tessent Training > Tessent Integrated Flow

Saiba como implementar MBIST, BoundaryScan, IJTAG, Scan Insertion e TestKompress no seu design para obter alta qualidade de teste usando várias ferramentas Tessent.