Muitas equipas de desenvolvimento e clientes esperam o rastreamento do processador como uma característica mínima de um SoC para que os seus programadores de software possam capturar um registo de instruções executadas que podem ser utilizadas para reconstruir a sequência de execução exata do seu programa. Em 2018, a comunidade RISC-V criou a especificação Efficient Trace (E-Trace) que garantiria a compatibilidade em todo o ecosystem RISC-V, que incluía um esquema de codificação eficiente adequado para os processadores do século XXI. O esquema de codificação eficiente permite que os programadores rastreiem grandes quantidades de dados durante períodos de tempo mais longos, permitindo que os programadores compreendam o comportamento do programa, mesmo nos sistemas multicore mais complexos. A Tessent Embedded Analytics oferece uma solução RISC-V E-Trace líder do setor.

O envolvimento da Siemens no RISC-V remonta a 2016 e aos primeiros dias da Fundação RISC-V (agora RISC-V International); estávamos envolvidos inicialmente como UltraSOC, agora como Siemens EDA. A UltraSOC e a Siemens fizeram contribuições ativas e extensivas para o desenvolvimento do ecosystem RISC-V, incluindo as principais contribuições técnicas para o padrão RISC-V Efficient Trace (E-TRACE). O nosso envolvimento continua hoje através do SIG RISC-V Debug Trace and Performance Monitoring.

O RISC-V foi originalmente concebido para apoiar a investigação e a educação em arquitectura de computadores. O conjunto de instruções foi iniciado em maio de 2010 na Universidade da Califórnia, Berkeley, num formato de código aberto.

Devido à sua natureza de código aberto, os programadores podem aceder e modificar a arquitectura do processador sem taxas de licenciamento ou restrições. As empresas aproveitaram a oportunidade para inovar com componentes de hardware especializados para aplicações emergentes numa altura em que a procura estava a aumentar exponencialmente, a par das preocupações com a segurança e a gestão de energia. A capacidade dos SoCs baseados em RISC-V de lidar com dados e computação em larga escala tem sido particularmente atraente para as empresas que trabalham em IA, armazenamento de dados, 5G, automóvel e segurança. Outras empresas estão a olhar para o RISC-V como uma solução para sistemas embarcados de baixo custo, como dispositivos IoT de ponta, sensores e atuadores.

A natureza modular da arquitetura do conjunto de instruções RISC-V (ISA) permite que os designers de chips personalizem os seus dispositivos para diferentes mercados e aplicações, selecionando grupos de instruções (extensões ISA). Um dos grupos de extensão ISA permite que os designers do SoC e os seus clientes adicionem as suas próprias instruções personalizadas para acelerar a sua aplicação, normalmente para acelerar as operações críticas ou a densidade do código. As instruções personalizadas RISC-V fornecem mais invenção e diferenciação para empresas em muitos mercados altamente competitivos. Esta flexibilidade apresenta alguns desafios de verificação e validação para garantir que a personalização não só funciona, mas também não quebra mais nada.

A especificação Efficient RISC-V Trace inclui as seguintes características obrigatórias:

• Rastreamento de instruções
• Interface de coração para codificador
• Modo de rastreamento de endereço Delta
• Formato de pacote eficiente

As funcionalidades opcionais (extensões ISA) incluem:

• Reforma de instrução múltipla
• Rastreamento de dados
• Modo de exceção implícito
• Modo de salto inferível sequencial
• Modo de retorno implícito
• Modo de previsão de sucursal
• Ir para o modo de cache de destino
• Modo de endereço completo
• Compressão baseada em sinais
• Compressão de rastreamento de dados XOR
• Compressão diferencial de rastreamento de dados
• Filtragem
• Carimbos de data-hora

O Tessent Enhanced Trace Enhanced Trace Enhanced da Siemens EDA inclui todas as funcionalidades obrigatórias e opcionais. Inclui também:

• Rastreamento com precisão de ciclo