ReqTracer

Neste webinar, aprenderá a implementar afirmações simultâneas usando SystemVeriLog Assertions (SVA) e obterá uma compreensão mais profunda de como elas podem complementar as suas metodologias de verificação existentes.

Harry Foster destaca as principais conclusões do Estudo de Verificação Funcional do Wilson Research Group de 2022 e fornece a sua interpretação e análise por trás das tendências emergentes de hoje em design e verificação ASIC e FPGA.

Neste webinar, vai aprender como o UVM Framework e o Questa Verification IP permitem

criação de testbench num dia para que a equipa possa concentrar-se na criação de testes e fechar a cobertura.

Neste webinar, examinaremos maneiras de criar bancos de teste reutilizáveis poderosos ocultando os sinais e fornecendo aos seus redatores de teste um proxy que lhes permite começar a escrever testes imediatamente.

Neste webinar, vai aprender a criar transações testbench e classes de componentes que são facilmente depuradas e reutilizadas. São apresentadas regras adicionais para o código SystemVeriLog para prevenir erros comuns.

Neste webinar, vai aprender que o SystemVeriLog tem muitos tipos dinâmicos de dados e matrizes. Ser-lhe-ão mostrados quais escolher para placares, memórias esparsas, matrizes de hash, bancos de teste e muito mais.

Neste webinar, saiba como pode modelar registos de hardware até ao nível de bits ou construir tipos de dados complexos que contenham uma mistura de elementos diferentes, como lógica de 4 estados, inteiros de 2 estados, números reais e tipos enumerados.

Neste webinar, vai aprender a criar classes para transações UVM, também conhecidas como itens de sequência. Também lhe será mostrado onde são criados e usados numa bancada de testes e com que classe deve começar.

Neste webinar, aprenderá a criar classes para sequências UVM, contendo uma ou mais transações, como uma classe de teste inicia uma sequência e como as transações fluem de e para a sequência para o resto do testbench.

Neste webinar vai aprender os dois dos problemas mais comuns quando os resultados do solucionador de restrições não correspondem à sua intenção: como as regras de avaliação de expressão da Verilog se aplicam e o efeito que a probabilidade tem na escolha dos valores da solução.

Neste webinar, aprenderá as alterações na UVM 1800.2 da UVM 1.2 e 1.1d para que possa estar preparado para abraçar o novo Standard. Cobriremos as principais adições no UVM 1800.2 e o que há no novo Livro de receitas da UVM.