O Avery Verification IP para memória DDR inclui:

• BFM configuráveis dinamicamente que suportam complexos de raiz, ponto final e comutador. Compile uma vez e seleccione a configuração em tempo de execução como RC ou EP
• O BFM configura aleatoriamente o DUT durante a enumeração para testar configurações mais suportadas em menos tempo, como equalização aleatória (coeficientes, predefinições, coeficientes de rejeição) onde são encontrados muitos problemas de camada PHY
• O complexo de raiz BFM espelha a configuração DUT permitindo a validação baseada no contexto
• Injecte erros em todas as camadas usando retornos de chamada e operações de pacotes como nullify, drop, nak, field override, etc.
• A classe de transação e as filas de solicitação/conclusão multifunções facilitam a modelagem de fluxos de solicitação de tráfego e conclusão grandes, de alta largura de banda, intercalados, atrasados e de conclusão. Transmita TLPs com base na função de pedido de origem aleatória e memória de destino e espaço de configuração.
• A restrição SV definida em todas as classes de pacotes e transações gera um rico conjunto de pacotes normais e de erro
• Os rastreadores de protocolo multinível (TL, DLL, PL) tornam a depuração mais rápida
• A cobertura funcional rastreia comandos TLP/DLLP e estados do dispositivo
• Afirmações abrangentes rastreiam a cobertura da lista de verificação de conformidade PCI-SIG e isolam bugs DUT mais rapidamente
• O conjunto abrangente de testes de conformidade aleatória dirigida e restrita alcança uma cobertura de protocolo elevada