Trabalhe com mais eficiência, desenvolva testes mais complexos e trabalhe em topologias mais complexas, como soluções multi-caminho e multi-link. Obtenha o máximo de produtividade e flexibilidade para a verificação de projetos de nível de bloco, subsistema e sistema em chip (SoC).

A nossa abrangente solução de verificação apresenta um ambiente avançado de Metodologia de Verificação Universal (UVM) que incorpora geração de tráfego aleatório restrita, controlos robustos de pacotes, ligações e camadas físicas e injeção de erros, verificações e cobertura de protocolo, cobertura funcional, funcionalidades semelhantes a analisadores de protocolo para depuração e métricas de análise de desempenho.

Os conjuntos de testes de conformidade (CTS) da Avery oferecem um núcleo eficaz através de testes de nível de chip, incluindo os utilizados em workshops de conformidade, bem como testes alargados desenvolvidos pela Avery para cobrir as características de especificação.

Ver webinar