Questa Equivalent FPGA

Neste webinar, aprenderá porque é que a verificação formal é o componente chave para ter sucesso na era do Next Normal, onde o sucesso do silício de primeira passagem é crucial e garantir a qualidade em todo o seu ciclo de verificação é essencial.

Neste webinar, discutiremos as seguintes técnicas: Abstração básica, configuração e otimização de restrições, Independência de Dados e Não-Determinismo. Estes métodos são fáceis de aplicar, aumentando o desempenho da análise formal.

Neste webinar, mostraremos como, com um pouco de conhecimento de design e premeditação da sua parte, pode alavancar estes dois princípios (DI e ND) para reduzir a sua análise formal para uma questão de minutos versus horas.

Neste webinar, mostraremos como usar o código de verificação de propriedade padrão do IEEE (SVA) e ferramentas formais prontas para uso para verificar rápida e exaustivamente o transporte de dados através do DUT corresponde à especificação.

Neste webinar, aprenderá os tipos de construções DUT que normalmente causam problemas de análise formal e como aplicar técnicas testadas pelo tempo para abstraí-las com segurança para que a verificação formal possa chegar rapidamente ao encerramento.

Neste webinar, mostraremos como escrever as restrições ideais para a análise formal; e como submeter e sobre-restringir deliberadamente a análise para aprender mais sobre a eficácia das restrições.

Neste webinar, aprende como a verificação da implementação da FPGA pode acelerar o fluxo de design, reduzir os testes no laboratório, permitir o uso agressivo da otimização e reduzir drasticamente os riscos de pós-produção.

Proteger o seu hardware é tão importante como proteger o seu software contra ataques cibernéticos. Esta sessão demonstrará a verificação de segurança antecipada num pequeno módulo de propriedade intelectual (IP) destinado à integração IC.

Neste webinar, obterá uma compreensão das aplicações formais automáticas que podem ser usadas para resolver os desafios atuais de design e verificação que são comumente vistos no desenvolvimento de designs ASIC e FPGA.

Neste webinar, mostraremos como empregar um fluxo automatizado, de base formal, garantindo a cobertura completa do espaço estadual dos seus registos, verificar exaustivamente comportamentos e quaisquer comportamentos ilegais sem ter de aprender formal de todo.

Neste webinar, abordaremos detalhadamente a metodologia formal com foco nos ABCs formais: (A) abstração, (B) caça de insetos e provas de construção, e (C) cobertura no contexto da verificação de propriedade.

Neste webinar, verá a progressão dos aplicativos formais fáceis de usar para os primeiros passos da verificação formal de propriedade; a ideia prática de verificação formal exaustiva no nível do módulo para a promessa de desenvolvimento orientado pela propriedade.

Neste webinar, partilharemos uma metodologia estática e formal abrangente que utiliza a aplicação automatizada Questa X-Check que permite que as equipas de design possam causar problemas 'X' no início do processo de design RTL.

Neste webinar, aprenderá a alavancar a análise formal para encontrar e corrigir o maior número possível de bugs funcionais, melhorando a qualidade do seu produto final e diminuindo o risco de re-spins.

Neste webinar, vai aprender por que a aplicação formal no início do desenvolvimento encurta o ciclo geral de verificação, encontrando e corrigindo a maioria dos bugs durante o desenvolvimento, em vez de no final do jogo de verificação.