Plataforma EDA para verificação IC e otimização DFM

Não só o número de verificações de regras de design aumentou, mas os tipos e operações de cheques cresceram drasticamente, alimentando a necessidade de um cálculo mais e mais rápido, mantendo a precisão e a precisão.

Layouts densos e hierárquicos, complexidade crescente do circuito e regras de fundição intrincadas significam executar e depuração de LVS e parasitas para garantir a previsibilidade do circuito pode ser um esforço demorado e intensivo em recursos.

O aumento da complexidade do design e um maior foco na fiabilidade em todos os níveis de design de chips, do IP ao chip completo, torna a verificação precisa e completa dos problemas de fiabilidade do IC essencial, mas desafiador.

A otimização DFM ajuda os designers a equilibrar o poder, o desempenho e a área com a capacidade de fabricação, mas a aplicação consistente de várias estratégias de otimização é muitas vezes uma tarefa difícil e exigente.

Os designers devem gerir e navegar entre várias ferramentas de design e verificação ao longo do fluxo de design. As invocações manuais, o código de interface personalizado e a falta de apresentação consistente reduzem a produtividade e a uniformidade.