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C++/SystemC Synthesis
Um fluxo HLS abrangente que toma C++ ou SystemC como a entrada de projeto e direcionando otimamente as implementações ASIC, eFPGA ou FPGA ajustadas para frequência e tecnologia de destino.
Síntese & Verificação de Alto Nível
A plataforma de Síntese de Alto Nível (HLS) e Verificação (HLV) da Siemens melhora o seu fluxo de projeto e verificação ASIC e FPGA em comparação com o RTL tradicional. A utilização de C++ ou SystemC Catapult proporciona resultados de qualidade líder para desempenho, potência e área, além de soluções HLV exclusivas.
TENDÊNCIAS & TECNOLOGIAS
O design e verificação RTL é demasiado lento e caro
A produtividade RTL, especialmente para novos e complexos blocos de valor acrescentado, estagnou. Os desafios de design e verificação da criação de arquiteturas novas e inovadoras que ofereçam vantagens em silício para o processamento sem fios, 5G, AI/ML, Automotivo ou Vídeo/Imagem não estão a facilitar a vida das equipas de design.
Exploração de Arquitetura
O seu hardware terá um desempenho do sistema limitado? Escolheu a arquitectura de memória fundamental certa? Ou só soube durante a integração do sistema? A Síntese de Alto Nível acelera a sua exploração espacial de design.
Ótimo desempenho energético e área
É difícil fornecer um equilíbrio ideal entre Desempenho, Potência e Área para as suas necessidades de design. Muito pouco desempenho, muita potência ou muita área e pode perder um ciclo de produto. Aproveite o HLS para projetar melhor e mais rápido.
Ainda está a depuração da RTL?
Descobrir bugs no final da RTL significa oportunidades perdidas, silício menos competitivo, atrasos na gravação e dores de cabeça ECO. O design e a verificação do Catapult HLS oferecem designs RTL de primeira viagem adequados, com custo reduzido de servidor e ferramenta.
SEMINÁRIO VIRTUAL HLS
Clientes Catapult discutem a sua utilização no mundo real do HLS
Nos últimos anos assistimos a uma explosão na adoção do HLS para o design de chips impulsionada pelo aumento da complexidade do projeto e da verificação, bem como pelas pressões de tempo de colocação no mercado. O Catapult HLS permite que os designers coloquem os seus chips no mercado mais rapidamente, encurtando o fluxo geral de design e verificação.
Catapult High-Level Synthesis Solutions
As soluções Catapult High-Level Synthesis oferecem suporte às linguagens C++ e SystemC, independência FPGA e ASIC, estimativa e otimização de energia ASIC, além do mais recente em área Multi-VT com reconhecimento físico e otimização de desempenho para elevar os seus designs.
High-Level Verification Solutions Catapult
Acelere o seu fluxo de Verificação de Alto Nível (HLV) com métodos conhecidos e fidedignos utilizando a Plataforma Catapult HLV. Reduza o tempo de resposta e os custos gerais da verificação SoC em até 80% aproveitando a Verificação de Design de Alto Nível, a Cobertura de Código/Funcional e os métodos estáticos e formais.
Biblioteca de Recursos
Catapult Síntese de Alto Nível
Descubra como a plataforma Catapult High-Level Synthesis and Verification permite-lhe fazer mais e fazê-lo melhor. Saiba mais sobre IA/ML, Deep Learning, Visão Computacional, Comunicações, Vídeo e muito mais. As ferramentas de Síntese e Verificação de Alto Nível (HLS & HLV) da Siemens proporcionam a vantagem competitiva de que precisa.
