A Catapult é a solução HLS líder para ASIC e FPGA. Apoiando C++ e SystemC, os designers trabalham na sua linguagem preferida, aumentando a produtividade e a qualidade. Com 80% menos codificação e velocidades de simulação até 1.000x mais rápidas que o Verilog. O HLS Design and Verification é a vantagem de que precisa.
A Catapult faz RTL de qualidade para ASIC/FPGA de C ++/Systemc na metade do tempo de codificação manual. Design Space Exploration, integração de síntese RTL downstream, além de estimativa/otimização de energia permitem melhores designs. Verificação de design, cobertura de código e formal, reduz o custo de verificação RTL em até 80%.
C++ ou SystemC é uma escolha que dá às equipas a flexibilidade para decidir qual é a metodologia mais eficaz para a sua tarefa de design. Quer se trate da velocidade superior de simulação e verificação do C++ sequencial com os tipos de dados AC (hlslibs.org), ou modelagem explícita de concorrência com SystemC e MatchLib (usando os tipos AC), a Catapult tem tudo o que precisa.
Com o Catapult Flow, a depuração RTL desaparece literalmente. O modelo C é validado no seu ambiente, e a partir daí é criado o RTL correto por construção. Isto reduz drasticamente o esforço de verificação.
A biblioteca de formação a pedido Catapult High-Level Synthesis (HLS) contém um conjunto de caminhos de aprendizagem com módulos para apresentar aos engenheiros o HLS e verificação de alto nível.
Um grupo para discutir os melhores pontos de design e verificação usando as ferramentas Siemens EDA HLS e HLV. Junte-se à discussão sobre novos tópicos, funcionalidades, conteúdo e especialistas técnicos.
Um conjunto gratuito e aberto de bibliotecas implementadas em C++ padrão para design de hardware e software com precisão de bits. É uma comunidade aberta para troca de conhecimento e IP para HLS que pode ser usada para acelerar a pesquisa e o design.
Blog que abrange metodologias e técnicas de design e verificação de síntese de alto nível (HLS) da próxima geração.
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