Catapult Eventos de Síntese e Verificação de Alto Nível

Este webinar mostrará que os modelos SystemC construídos com a biblioteca Matchlib de código aberto e sintetizados com o Catapult HLS fecham a lacuna entre as primeiras necessidades de design e a RTL que chega tardia.

Este artigo explora a verificação avançada através da fronteira de hardware/software usando cobertura funcional. A verificação de alto nível e a co-verificação de hardware e software garantem a verificação completa do sistema e evitam fugas de bugs.

O Siemens EDA Forum está de volta à Finlândia. Junte-se a nós no dia 27 de outubro em Tampere ou 29 de outubro em Oulu neste evento gratuito de um dia focado nas tecnologias que transformam semicondutores e design de sistemas eletrónicos.

Este evento de vários dias destina-se a cobrir toda a gama de tópicos de interesse dos utilizadores da Catapult.

Construa o acelerador de inferência mais eficiente em termos energéticos para dispositivos de ponta, onde a vitória vai para a equipa conseguir a energia mais baixa por inferência. Terá de cumprir rigorosos requisitos de precisão e área para ganhar.

Explore como a High-Level Synthesis (HLS) pode ajudar a acelerar o desenvolvimento de hardware, permitindo que os engenheiros passem de designs algorítmicos de alto nível para implementações de hardware otimizadas.

Esta sessão mostrará como a Síntese de Alto Nível (HLS) pode ser usada por designers de eletrônicos para implantar aceleradores personalizados.

Explore High-Level Synthesis (HLS), uma tecnologia que transforma funções C++ em implementações de hardware prontas para implementação em ASIC/FPGA. O HLS simplifica e acelera o design e a verificação de hardware.

O Catapult AI NN fornece um fluxo automatizado que começa com um modelo de rede neural Python e gera um acelerador de hardware RTL, permitindo a exploração rápida do design para otimizar os objetivos de PPA.

RISC-V: Personalize os processadores para o desempenho/eficiência. Aprenda HLS para construir e integrar um coprocessador de inferência de palavras de despertar, comparando potência, desempenho e ganhos de área neste workshop.

O Edge AI precisa de eficiência energética e desempenho. Equilíbrio com hardware personalizado! Saiba como o HLS vai do Python para o hardware personalizado. Construa um acelerador de IA para inferência de palavras de vigência e meça os ganhos de potência/desempenho do HLS.

Descubra como os designers de eletrônicos podem usar o HLS para implantar aceleradores personalizados. Ao adaptar o acelerador a inferências específicas, pode superar as GPUs/TPUs de prateleira, oferecendo um consumo de energia reduzido.

Junte-se a nós em Munique, onde as sessões técnicas entregues por pares serão partilhadas através de uma série de tópicos para que possa explorar novos conceitos ou mergulhar profundamente na sua área central de especialização.

Junte-se a nós no nosso evento na América do Norte, que é um ambiente dedicado para o intercâmbio de ideias, informações e melhores práticas que lhe permitem liderar a sua função e alcançar o sucesso com os seus clientes.

Esta palestra descreverá como usar a Síntese de Alto Nível (HLS) para desenvolver aceleradores de IA personalizados, direcionados para a tecnologia ASIC ou FPGA. Saiba como pode implementar praticamente a inferência de IA nos seus sistemas de ponta.

Os sistemas embarcados exigem mais poder de computação do que os processadores podem fornecer. Os aceleradores de hardware oferecem uma solução. Esta sessão explora o HLS, transformando C++ em RTL para ASICS/FPGAs, com exemplos do mundo real em ML e processamento de imagem.

Este workshop abordará a Síntese de Alto Nível e os seus benefícios na produção de aceleradores de hardware com rapidez e precisão. Cobriremos o design passo a passo e a verificação do algoritmo Wakeword usando HLS.

Explore a arquitetura e a microarquitetura SoftMax para equilibrar desempenho, área, recursos para inferência de borda. Descubra fluxos de trabalho de design FPGA ágeis para acompanhar a evolução dos algoritmos.

Esta sessão prática irá apresentar-lhe a Síntese de Alto Nível, uma tecnologia que converte uma função C++ numa implementação de hardware. Vai criar um co-processador RISC-V e integrá-lo num design do Rocket Core.

Descubra a Síntese de Alto Nível e os seus benefícios na produção rápida e precisa de aceleradores de hardware. Cobriremos o design passo a passo e a verificação do algoritmo Wake Word usando o HLS.

Junte-se a nós para explorar as capacidades da EDA AI e ver o que o futuro reserva. Discutiremos a grande visão de ter uma plataforma EDA AI centralizada construída especificamente.

Este workshop abordará a Síntese de Alto Nível e os seus benefícios na produção de aceleradores de hardware com rapidez e precisão. Cobriremos o design passo a passo e a verificação do algoritmo Wakeword usando HLS.

Obtenha informações valiosas sobre os desafios e soluções de implementação de ML em hardware. Compreenda como o HLS e o hls4ml simplificam o desenvolvimento de aceleradores de hardware baseados em redes neurais e são fundamentais para o futuro da indústria.

User2User é a sua oportunidade de aprender, crescer e conectar-se com outros especialistas técnicos que projetam produtos de ponta usando as ferramentas Siemens EDA.

Saiba como usar o HLS para converter C++ em RTL para ASIC/FPGA, permitindo aceleradores personalizados. A sessão abrange as melhores práticas de HLS e exemplos do mundo real em ML e processamento de imagem para sistemas embarcados.

Explore a Síntese de Alto Nível para uma criação rápida e precisa de aceleradores de hardware. Cobriremos o design e a verificação da RTL com o algoritmo Wakeword e apresentaremos o Catapult AI NN, estendendo o HLS ao Python para um desenvolvimento mais rápido de IA HW.

Junte-se a nós na DVCon US: participe dos nossos pequenos workshops, almoços, artigos e sessões de pôsteres. Visite-nos no estande 301 para saber como a Siemens pode ajudá-lo a projetar um futuro mais inteligente mais rapidamente.

Visite a Siemens EDA para se concentrar em aplicações práticas de linguagens, ferramentas, metodologias e padrões para o projeto e verificação de sistemas eletrónicos e circuitos integrados para melhorar os seus próprios fluxos.

Visite a Siemens EDA para se concentrar em aplicações práticas de linguagens, ferramentas, metodologias e padrões para o projeto e verificação de sistemas eletrónicos e circuitos integrados para melhorar os seus próprios fluxos.

Venha ver a palestra de Ankur Gupta: Como a IA está a redefinir o design de semicondutores para a borda
Terça, 10 de Setembro às 11h15

DVCon Taiwan é a principal conferência para engenheiros de design e verificação, investigadores e gestores nas indústrias de semicondutores e EDA de Taiwan.

Visite a Siemens EDA para se concentrar em aplicações práticas de linguagens, ferramentas, metodologias e padrões para o projeto e verificação de sistemas eletrónicos e circuitos integrados para melhorar os seus próprios fluxos.

Esta palestra mostrará como o HLS pode ser usado para criar e avaliar rapidamente várias implementações RTL para um acelerador de IA a partir de uma única descrição algorítmica.

Visite os especialistas em automação de design eletrônico (EDA) da Siemens no DAC 2024, 23 a 27 de junho de 2024, em São Francisco, Califórnia.

A procura de poder de computação em sistemas embarcados continua a crescer. Mover funções para aceleradores HW é crucial. O HLS automatiza convertendo funções C++ em descrições de HW para ASICs ou FPGAs, aumentando a eficiência em IP e ML.

Participe do nosso tutorial informativo, almoço, workshops, trabalhos e sessões de pôsteres e visite o nosso estande de exposição para saber como a Siemens pode ajudá-lo a projetar um futuro mais inteligente mais rapidamente.

Mostraremos como o HLS pode ser usado para migrar funções específicas da pilha 5G L1 de SW para HW. O HLS pode permitir implementações práticas de 5G que, de outra forma, não seriam possíveis.

Esta aula prática fará com que os participantes desenvolvam um acelerador de inferência usando o HLS. Os participantes ganharão uma compreensão de como criar um acelerador de inferência sob medida e os benefícios que pode trazer para um sistema incorporado.

Descubra visibilidade e insights incomparáveis sobre o comportamento funcional complexo do SoC de IA da equipa Tessent Embedded Analytics da AIHW, além de aprender a aproveitar o poder da arquitetura RISC-V para designs baseados em ASIC e FPga.

A Catapult e a PowerPro tiveram muitas sessões este ano no DAC com uma sessão da NVIDIA e outra da Telechips. Utilize os links sob pedido abaixo para verificar as nossas apresentações no estande.

C.E.A. apresenta uma metodologia que liga o framework DL de código aberto N2D2 e Catapult HLS para ajudar a reduzir o processo de design de aceleradores de hardware, tornando possível acompanhar o ritmo com os novos algoritmos de IA.

A Telechips projetou o AXI4 master IP que atende às especificações completas do AXI4 usando C++ HLS, fornecendo acesso semelhante a software a blocos DMA, ao mesmo tempo que alcança um alto rendimento usando vários excelentes e intermitentes.

Gerir a Complexidade de uma Implementação de um Codificador HEVC (Kvazaar) no FPGA com Catapult HLS

O Dr. Panu Sjövall vai lançar luz sobre como conseguiram implementar o seu intra encoder HEVC em tempo real incorporado no HW com Catapult HLS.

Este webinar apresenta uma metodologia de quantização simples e robusta com base na análise do intervalo de valor.

A Síntese de Alto Nível foi um tema bastante quente na U2U na América do Norte e Europa. Confira todas as nossas sessões U2U de 2023.

No nível IP, um ISP foi criado dentro de um ano usando Catapult, uma tarefa que teria sido impossível usando RTL tradicional. Para reduzir a dependência da experiência do designer, introduzimos uma ferramenta DSE assistida por IA.

Saiba mais sobre o webinar “Melhorias arquitetônicas para baixa potência e segurança funcional de aceleradores CNN Dataflow usando HLS”.

Saiba como o C++ e o SystemC/MatchLib HLS são mais do que apenas converter SystemC em RTL. Cobriremos a escolha do idioma, a exploração da arquitetura, a estimativa de energia e a otimização que funcionam para oferecer RTL competitiva rápida e barata.

Fluxo de design incluindo co-design HW/SW e HLS que permite aos programadores migrar funções de computação intensiva de SW em execução num processador incorporado para um acelerador baseado em HW como um periférico baseado em barramento frouxamente acoplado.

Saiba como pode usar a Síntese de Alto Nível para ir de Python para RTL sintetizável para implantar um acelerador de IA personalizado mais rápido e fácil do que imaginava ser possível.

Cornell intra HisParse: acelerador na multiplicação de vetores densos de matriz esparsa. Utilizando tanto a implementação do HLS como a simulação, os seus aceleradores esparsos proporcionam uma aceleração promissora com maior largura de banda e eficiência energética.

A FNAL demonstra que um modelo de autoencoder NN pode ser implementado num ASIC tolerante à radiação para realizar a compressão de dados com perdas. Isso alivia o problema de transmissão de dados, preservando as informações críticas do perfil de energia do detector.

Os padrões 5G abrem o mundo do desenvolvimento de hardware a qualquer pessoa que possa construir os melhores produtos com boa relação custo-benefício. Catapult, Questa e Veloce permitem soluções integradas e confiáveis de design e verificação para o projeto do sistema 5G.

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Neste webinar, vamos partilhar este novo modelo de design de hardware orientado por dados que produz hardware e software drasticamente melhores — optimizado para aplicações específicas.

Este tutorial irá demonstrar a transformação do algoritmo HLS num algoritmo de exemplo de uma implementação de software completa para uma implementação eficiente e de alto desempenho com uma mistura de elementos de hardware e software.

Visão geral do que é o HLS e como pode ser usado para criar aceleradores específicos da aplicação. Vai mostrar como estes aceleradores podem ser integrados num sistema baseado num processador a partir de uma perspectiva de hardware e software.

O HLS torna possível um verdadeiro co-design HW/SW ao permitir o particionamento preciso
exploração e troca de funcionalidades entre o acelerador SW e HW para
optimizar o tráfego de autocarros, a utilização da memória e a carga do processador.

A adoção do HLS para o design de chips é impulsionada pelo aumento da complexidade de design e verificação e pelas pressões de tempo de colocação no mercado. O HLS permite que os designers coloquem os seus chips no mercado mais rapidamente, encurtando o fluxo geral de design e verificação.

Esta palestra explorará como o HLS pode ser usado para fornecer os dados necessários para tomar decisões críticas de compensação de design e cobrir como o HLS pode permitir a verificação do sistema num fluxo MBSE e como o HLS pode mitigar os riscos da cadeia de abastecimento.

Para perceber qual fluxo Catapult HLS é mais adequado para as nossas necessidades na JPL-NASA, implementámos o núcleo de processamento de imagem Harris Corner Detector em C++ não temporizado e SystemC cronometrado. Serão apresentadas lições aprendidas com cada fluxo.

Este tutorial abordará a questão da qualidade do design de uma perspectiva única.

Este workshop mostrará o exemplo de design a funcionar em diferentes níveis de abstração, explorando os diferentes objetivos de verificação que podem ser alcançados em cada fase do processo de design.

Harvard lança luz sobre a sua metodologia ágil de co-design e co-verificação de algoritmo-hardware powered by High-Level Synthesis, que lhes permitiu reduzir os esforços de design VLSI front-end em ordens de grandeza.

Esta sessão mostrará como criar diferentes tipos de aceleradores usando HLS e como integrá-los em designs de processadores RISC-V. O algoritmo de inferência de IA e um algoritmo de encriptação serão usados como exemplos.

A implementação de um algoritmo no hardware requer uma compreensão do algoritmo e das suas dependências de dados. Descreveremos uma maneira automatizada de obter esses insights a partir de uma descrição do C++ com um caminho automatizado para RTL através do HLS.

A implementação de um algoritmo no hardware requer uma compreensão do algoritmo e das suas dependências de dados. Descreveremos uma maneira automatizada de obter esses insights a partir de uma descrição do C++ com um caminho automatizado para RTL através do HLS.

Este webinar demonstra como é possível obter uma verificação abrangente mais rapidamente a um nível mais elevado de abstração mas ainda aplicar técnicas de verificação RTL conhecidas e fidedignas.

A apresentação dará uma visão geral técnica de alto nível da plataforma Catapult HLS que poderá usar nos seus projetos futuros para acelerar o seu processo de desenvolvimento.

Nesta mesa redonda, discutiremos algumas abordagens interessantes do co-design HW/SW e os prós e contras dessas abordagens. Hospedado por Anoop Saha e Russell Klein da Siemens e acompanhado por Thierry Tambe da Universidade de Harvard.

Esta palestra focar-se-á no silício para o limite e nas opções de design que ajudam a implementação de poderosos algoritmos de aprendizagem automática em pequenos hardwares energeticamente eficientes de baixo custo.

A IA está preparada para se tornar onipresente em sistemas embarcados. Saiba como a inferência pode ser implementada de forma eficaz em dispositivos de baixo consumo de energia e com restrições computacionais sem a necessidade de trazer um cabo de extensão muito longo.

Palestras que abrange tecnologias facilitadoras — do HLS ao co-design de software de hardware, cobrindo o passado, o presente e o futuro do processo de design de silício, as interrupções e as últimas tendências tecnológicas.