Catapult Síntese e Verificação de Alto Nível

A Catapult tem o mais amplo portfólio de soluções de design de hardware para C++ e Síntese de Alto Nível (HLS) baseada em SystemC. O modo Multi-VT com reconhecimento físico da Catapult, com estimativa e otimização de baixo consumo de energia, além de uma gama de soluções líderes de verificação tornam o Catapult HLS mais do que apenas “C para RTL”.

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Catapult High-Level Synthesis Solutions

As soluções Catapult High-Level Synthesis oferecem suporte às linguagens C++ e SystemC, independência FPGA e ASIC, estimativa e otimização de energia ASIC, além do mais recente em área Multi-VT com reconhecimento físico e otimização de desempenho para elevar os seus designs.

C++/SystemC Synthesis

Um fluxo HLS abrangente que toma C++ ou SystemC como a entrada de projeto e direcionando otimamente as implementações ASIC, eFPGA ou FPGA ajustadas para frequência e tecnologia de destino.

Solutions de baixo consumo

Quando se trata de exploração espacial de projeto inicial, estimativa de energia e otimização para ASIC RTL de baixa potência, o Catapult gera RTL altamente eficiente que é otimizado com a nossa tecnologia PowerPro sob o capô.

Um gráfico vetorial de uma catapulta com peças rotuladas como 'Braço', 'Contrapeso' e 'Gatilho'.

Solutions de IA

Catapult AI melhora o HLS para exploração acelerada do projeto, análise de quantização e desempenho, previsão de potência e área.

High-Level Verification Solutions Catapult

Acelere o seu fluxo de Verificação de Alto Nível (HLV) com métodos conhecidos e fidedignos utilizando a Plataforma Catapult HLV. Reduza o tempo de resposta e os custos gerais da verificação SoC em até 80% aproveitando a Verificação de Design de Alto Nível, a Cobertura de Código/Funcional e os métodos estáticos e formais.

Catapult Coverage

Cobertura de código com conhecimento de HSL, incluindo suporte para declaração, ramo, condição, expressão (FEC) e cobertura de acesso à matriz mais cobertura funcional inspirada no SystemVerilog com suporte para grupos de cobertura, pontos de cobertura, caixotes e cruzamentos.

Catapult Formal Verification Tools

Encontre formalmente erros, ambiguidades e problemas de design de problemas ou erros de restrição do utilizador no início do processo HLS. Mesmo com diferenças de tempo e interfaces, o Catapult Formal permite a verificação e um fluxo de fechamento de cobertura.

SLEC System

Verifique a exatidão da RTL em relação aos seus modelos de alto nível usando o SLEC. Permitir a prova de que a especificação e a implementação são idênticas apesar das diferenças de linguagem, tempo ou abstração.

Verificação de alto nível

Questa HL-SystemC

A verificação de design de alto nível com a expansão Questa HL-SYC ajuda a eliminar problemas antes da síntese, iniciando a verificação mais cedo no fluxo.