Catapult Síntese e Verificação de Alto Nível

Catapult possui o mais amplo portfólio de soluções de design de hardware para C++ e Síntese de Alto Nível (HLS) baseada em SystemC. O modo Multi-VT com reconhecimento físico da Catapult, com estimativa e otimização de baixo consumo de energia, além de uma gama de soluções líderes de Verificação tornam o Catapult HLS mais do que apenas “C to RTL”.

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Catapulta High-Level Synthesis Solutions

As soluções Catapult High-Level Synthesis oferecem suporte às linguagens C++ e SystemC, independência FPGA e ASIC, estimativa e optimização de energia ASIC, mais o que há de mais recente em área multi-VT com reconhecimento físico e otimização de desempenho para elevar os seus projetos.

C++/SystemC Synthesis

Um fluxo HLS abrangente que toma C++ ou SystemC como entrada de projeto e direcionando otimamente implementações ASIC, eFPGA ou FPGA ajustadas para frequência e tecnologia de destino.

Soluções de baixo consumo

Quando se trata de projeto inicial de exploração espacial, estimativa de energia e otimização para ASIC RTL de baixa potência, Catapult gera RTL altamente eficiente que é otimizado com o nosso PowerPro tecnologia sob o capô.

Um gráfico vetorial de uma catapulta com partes rotuladas como 'Braço', 'Contrapeso' e 'Trigger'.

Soluções de IA

Catapult AI melhora o HLS para exploração acelerada do projeto, análise de quantização e desempenho, potência e previsão de área.

Catapulta High-Level Verification Solutions

Acelere o seu fluxo de Verificação de Alto Nível (HLV) com métodos conhecidos e fidedignos utilizando a Plataforma Catapult HLV. Reduza o tempo de resposta e os custos gerais da verificação SoC em até 80%, aproveitando a Verificação de Design de Alto Nível, a Cobertura de Código/Funcional e os métodos estáticos e formais.

Catapult Coverage

Cobertura de código com suporte para instrução, ramificação, condição, expressão (FEC) e cobertura de acesso à matriz mais cobertura funcional inspirada no SystemVerilog com suporte para grupos de cobertura, pontos de cobertura, bins e cruzamentos.

Catapult Formal Verification Tools

Encontre formalmente erros, ambiguidades e problemas de design de problemas ou erros de restrição do usuário no início do processo HLS. Mesmo com diferenças de tempo e interfaces, o Catapult Formal permite a verificação e um fluxo de fechamento de cobertura.

SLEC System

Verifique a exatidão da RTL em relação aos seus modelos de alto nível usando o SLEC. Possibilitar a prova de que a especificação e a implementação são idênticas apesar das diferenças de linguagem, tempo ou abstração.

Verificação de alto nível

Questa HL-SystemC

verificação de projeto de alto nível com a expansão Questa HL-SYC ajuda a eliminar problemas antes da síntese, iniciando a verificação mais cedo no fluxo.